模擬ic模塊設(shè)計(jì)

1、第三講模擬IC及其模塊設(shè)計(jì),浙大微電子韓 雁2013.3,浙大微電子,內(nèi)容,模擬IC制造的工藝流程模擬IC設(shè)計(jì)需要具備的條件模擬IC設(shè)計(jì)受非理想因素的影響帶隙基準(zhǔn)源的設(shè)計(jì)運(yùn)算放大器的設(shè)計(jì)電壓比較器的設(shè)計(jì)壓控振蕩器的設(shè)計(jì)過(guò)溫保護(hù)電路的設(shè)計(jì)欠壓保護(hù)電路的設(shè)計(jì),2/32,浙大微電子,內(nèi)容,模擬IC制造的工藝流程模擬IC設(shè)計(jì)需要具備的條件模擬IC設(shè)計(jì)受非理想因素的影響帶隙基準(zhǔn)源的設(shè)計(jì)運(yùn)算放大器的設(shè)計(jì)電壓比較器的

2、設(shè)計(jì)壓控振蕩器的設(shè)計(jì)過(guò)溫保護(hù)電路的設(shè)計(jì)欠壓保護(hù)電路的設(shè)計(jì),3/32,浙大微電子,1、IC制造的基本工藝流程,1、P阱 (或N阱)2、有源區(qū) (制作MOS晶體管的區(qū)域)3、N-場(chǎng)注入 ( 調(diào)整P型MOS管場(chǎng)區(qū)的雜質(zhì)濃度,減小寄生效應(yīng) )4、P-場(chǎng)注入 ( 調(diào)整N型MOS管場(chǎng)區(qū)的雜質(zhì)濃度,減小寄生效應(yīng) )5、多晶硅柵 ( MOS管的柵極或稱(chēng)門(mén)極 )6、N+注入 ( 形成N型MOS管的源漏區(qū) )7、P+注入 ( 形成P型MO

3、S管的源漏區(qū) )8、引線孔 ( 金屬鋁與硅片的接觸孔 )9、一鋁 ( 第一層金屬連線 )10、通孔 ( 兩層金屬鋁線之間的接觸孔 )11、二鋁 ( 第二層金屬連線 )12、壓焊塊 ( 輸入、輸出引線壓焊盤(pán) ),4/32,浙大微電子,2、模擬IC設(shè)計(jì)需要具備的條件,電路設(shè)計(jì)軟件及模型電路圖繪制軟件 （Schematic Capture）電路仿真驗(yàn)證 軟件（SPICE）器件工藝模型（SPICE MODEL）,,,*****

4、************************************************************************,5/32,浙大微電子,某IC制造公司提供的SPICE Model （NMOS ）,*NMOS ( NML7 ).MODEL &1 NMOS LEVEL=1 VTO=0.7 KP=1.8E-5 TOX=7E-8 LD=1.0E-6 XJ=1.0E-6 UO=320 &

5、amp; GAMMA=0.83 PMI=0.695 RD=27 RS=27 & CBD=7.8E-14 CBS=7.8E-14 PB=0.74 CGSO=5.9E-10 CGDO=5.9E-10 & CGBO=9.9E-9 MJ=0.33 LAMBDA=0.016 TPG=-1 IS=1.0E-15*END,6/32,浙大微電子,模擬IC設(shè)計(jì)需要具備的條件（續(xù)）,版圖設(shè)計(jì)軟件及驗(yàn)證文件版圖繪制軟件(

6、Virtuso)設(shè)計(jì)規(guī)則檢查軟件(DRC)寄生參數(shù)提取軟件(Extracter)版圖-電路圖一致性檢查(LVS)后三項(xiàng)軟件需要的規(guī)則文件,,,******************************************************,GND,7/32,浙大微電子,所需DRC規(guī)則文件(Design Rule Check),ivIf(switch("drc?") then

7、 ；條件轉(zhuǎn)移語(yǔ)句，選擇是否運(yùn)行drcdrc(nwell width < 4.8 "1.a: Min nwell width =4.8") ；檢查N阱寬度是否小于4.8umdrc(nwell sep < 1.8 "1.b: Min nwell to nwell spacing =1.8") ；檢查N阱之間的最小間距是否小于

8、1.8umdrc(nwell ndiff enc < 0.6 "1.c:nwell enclosure ndiff =0.6" )；檢查N阱過(guò)覆蓋N擴(kuò)散區(qū)是否大于0.6umdrc(nwell pdiff enc < 1.8 "1.d:nwell enclosure pdiff =1.8") ；檢查N阱過(guò)覆蓋P擴(kuò)散區(qū)是否大于1.8umsaveDerived(geom

9、AndNot(pgate nwell) "1.e: pmos device must be in nwell") ) ；檢查pmos是否在N阱內(nèi),8/32,浙大微電子,所需LVS驗(yàn)證文件(Layout Versus Sch.),lvsRules(procedure( compareMOS (layPlist,schPlist) ；比較MOS管的屬性prog( ( ) if(layPli

10、st->w!=nil && schPlist->w!=nil then if( layPlist->w !=schPlist->w then sprintf (errorW,"Gate width mismatch: %gu layout to %gu schematic", float( layPlist->w ), float( sch

11、Plist->w ) ) return( errorW ) ) ) if(layPlist->l !=nil && schPlist->l !=nil then if( layPlist->l != schPlist->l then sprintf( errorL, "Gate length mismatch: %gu layout

12、 to %gu schematic", float( layPlist->l ),float(schPlist->l) ) return( errorL ) ) ) return( nil ) ) ),9/32,浙大微電子,所需Extract（寄生）器件、參數(shù)提取文件,drcExtractRules(ivIf( switch( "extract?" ) then；定義

13、識(shí)別層 ngate=geomAnd(ndiff poly) pgate=geomAnd(pdiff poly)；提取器件extractDevice( pgate poly("G") psd("S" "D") "pmos ivpcell" )extractDevice( ngate poly("G") nsd("S&q

14、uot; "D") "nmos ivpcell"),10/32,浙大微電子,3、模擬IC設(shè)計(jì)受非理想因素的影響（1）,PVT 的影響制造工藝、工作電壓、環(huán)境溫度P (制造工藝)tt ff ss sf fs 五個(gè)工藝角V (工作電壓)偏差士10%T (環(huán)境溫度)民品（0 °- 75°C）工業(yè)用品（-40 °- 85°C）軍品（-55

15、76;- 125°C）以上所有的情況都要進(jìn)行仿真！,,11/32,浙大微電子,模擬IC設(shè)計(jì)受非理想因素的影響（2）,寄生電感電容電阻的影響互感連線電阻結(jié)電容、連線電容（線間、對(duì)地）,12/32,浙大微電子,高性能模擬IC設(shè)計(jì)需要的步驟,后仿真版圖設(shè)計(jì)完成 及 寄生參數(shù)提取后的電路仿真對(duì)電路的頻率特性有影響對(duì)需要精細(xì)偏置的電路有影響,,,GND,13/32,浙大微電子,內(nèi)容,模擬IC制造的工藝流程模擬I

16、C設(shè)計(jì)需要具備的條件模擬IC設(shè)計(jì)受非理想因素的影響帶隙基準(zhǔn)源的設(shè)計(jì)運(yùn)算放大器的設(shè)計(jì)電壓比較器的設(shè)計(jì)壓控振蕩器的設(shè)計(jì)過(guò)溫保護(hù)電路的設(shè)計(jì)欠壓保護(hù)電路的設(shè)計(jì),14/32,浙大微電子,,4、帶隙基準(zhǔn)源的設(shè)計(jì),,,,,,,,令：,推導(dǎo)公式如下：,I1 = I2 = I3,15/30,浙大微電子,帶隙基準(zhǔn)源溫度特性,,,16/32,浙大微電子,帶隙基準(zhǔn)源輸出與電源電壓關(guān)系,,,17/32,浙大微電子,帶隙基準(zhǔn)源電源抑制比,,,18/3

17、2,浙大微電子,5、運(yùn)算放大器的設(shè)計(jì)(差模輸入輸出),,19/32,浙大微電子,帶有共模反饋的運(yùn)算放大器,,兩級(jí)放大，共源共柵輸入 ，共模反饋，Miller電容零極點(diǎn)補(bǔ)償,20/32,浙大微電子,運(yùn)放的直流增益、單位增益帶寬與相位裕度,,21/32,浙大微電子,6、電壓比較器的設(shè)計(jì),要求有較高的靈敏度。通常把比較器能有效比較的最低電平值定義為靈敏度。要求有較高的響應(yīng)速度。比較器的響應(yīng)時(shí)間和它的轉(zhuǎn)換速率及增益帶寬有關(guān)。要求有良好

18、的穩(wěn)定性。要求有良好的工藝兼容性。,22/32,浙大微電子,比較器的性能參數(shù)有：,靈敏度輸入失調(diào)電壓輸入共模范圍輸入偏置電流輸出驅(qū)動(dòng)電流輸出電壓工作電壓靜態(tài)電流輸出上升時(shí)間，輸出下降時(shí)間，輸出延遲時(shí)間芯片面積,23/32,浙大微電子,比較器及脈寬調(diào)制（PWM）原理,24/32,浙大微電子,PWM電路,,,25/32,浙大微電子,7、壓控振蕩器(VCO)的設(shè)計(jì),,,電感L0和電容C0構(gòu)成基本諧振腔M1、M2為諧振腔提

19、供能量控制信號(hào)CW0和CW1（0 /0.8V） 控制開(kāi)關(guān)電容陣列，提供頻率粗調(diào)（頻寬，150MHz）控制信號(hào)Vctrl(0-0.8V)控制變?nèi)莨?提供頻率細(xì)調(diào)VDD=0.5V,26/32,浙大微電子,8、過(guò)溫保護(hù)電路的設(shè)計(jì),125℃對(duì)應(yīng)的Q1的BE結(jié)導(dǎo)通電壓為0.45V 85℃對(duì)應(yīng)的Q1的BE結(jié)導(dǎo)通電壓為0.53V,0.45V0.53V,VBQ1= I1 ( R1+R2//RQ2 ) = 0.45VVBQ1=

20、I1 ( R1+R2) = 0. 53V,低溫-- Q2 導(dǎo)通高溫-- Q2 截止,27/32,浙大微電子,9、欠壓保護(hù)電路的設(shè)計(jì)（4.7-5.7V）,當(dāng)電路初啟時(shí)，Vc增大，當(dāng)Vc >=5.7V時(shí)，Va大于基準(zhǔn)電壓，使比較器C2 輸出低電平。Vb也大于基準(zhǔn)電壓，使比較器C1 輸出高電平。經(jīng)RS觸發(fā)器等邏輯電路后輸出高電平。電路進(jìn)入正常工作狀態(tài)。,電路一旦進(jìn)入正常工作狀態(tài)，將應(yīng)該允許工作電壓有一個(gè)適當(dāng)?shù)牟▌?dòng)范圍4.7-5.7V.

21、,當(dāng)Vc低于設(shè)定下限4.7V時(shí)，Vb小于基準(zhǔn)電壓。Va也小于基準(zhǔn)電壓，那么C2輸出為高電平，C1輸出為低電平。這時(shí)，RS觸發(fā)器等邏輯電路輸出低電平，關(guān)斷內(nèi)部供電電路以及輸出電路，起到欠壓保護(hù)作用。,28/32,浙大微電子,求各電阻及Vr的設(shè)計(jì)值,列方程： 5.7 R3 / (R1+R2+R3) > Vr （1） 4.7（R2+R3）/ (R1+R2+R3) 4.7R2）

22、（4）若令： R2 = R1= 1K, R3 = 5K, 則（3）式變?yōu)椋海?.7 * 6）/ 7 < Vr < （5.7 * 5）/ 7即 4.03 < Vr < 4.07（V），取Vr = 4.05V,29/32,浙大微電子,產(chǎn)品設(shè)計(jì)時(shí)的實(shí)際考慮：,考慮到Vr的精度控制難度及會(huì)帶來(lái)的穩(wěn)定性問(wèn)題，設(shè)計(jì)應(yīng)留有充分的裕量。嘗試著將R3取大。Vr不可能取Vc及以上；考慮到Vc可以工作在4.7V+，所以Vr

23、應(yīng)在4.7 V以下。令R1=R2=1K, R3=10K, 則（3）式變?yōu)椋?.7 * 11）/ 12 < Vr < （5.7 * 10）/ 12即：4.3< Vr < 4.75（V）， 取Vr = 4.5V,30/32,浙大微電子,作業(yè)布置,FSK功能模塊設(shè)計(jì)實(shí)現(xiàn)：輸入一個(gè)564KHz的鍵控信號(hào)，當(dāng)鍵控信號(hào)為1時(shí)，模塊產(chǎn)生并輸出4.5MHz左右的信號(hào)(*8)當(dāng)鍵控信號(hào)為0時(shí)，模塊產(chǎn)生并輸出3.9MHz

24、左右的信號(hào)(*7)用模擬電路的方法實(shí)現(xiàn)2.電路圖設(shè)計(jì)（手工繪制，用Schametic Editing 輸入電腦）3.仿真驗(yàn)證（Spectre）4.全定制版圖設(shè)計(jì)（Layout Editing）用數(shù)字電路的方法實(shí)現(xiàn)5.HDL代碼編寫(xiě)（手工編寫(xiě)，用文本編輯器輸入到服務(wù)器，再利用Modelsim仿真驗(yàn)證）6.邏輯綜合及綜合后時(shí)序驗(yàn)證（Design compiler和Modelsim）7.自動(dòng)布局布線的版圖設(shè)計(jì)（Astro）,3