畢業(yè)論文-基于veriloghdl的數(shù)字鐘系統(tǒng)設計【精校排版】

1、<p>　　本科畢業(yè)設計（論文）</p><p><b>　?。?0 屆）</b></p><p>　　基于VerilogHDL的數(shù)字鐘系統(tǒng)設計</p><p>　　目 錄 </p><p>　所在學院</p><p>　專業(yè)班級

2、通信工程</p><p>　學生姓名</p><p>　指導教師</p><p>　完成日期</p><p><b>　　摘  要III</b></p><p>　　AbstractIV</p><p>　　第一章 緒 論1</p><

3、p>　　1.1 數(shù)字鐘的研究背景和意義1</p><p>　　1.2 數(shù)字鐘研究的必要性2</p><p>　　1.3 數(shù)字鐘的功能3</p><p>　　第二章 相關技術的簡介4</p><p>　　2.1 硬件描述語言——Verilog HDL4</p><p>　　2.2 FPGA簡介5<

4、;/p><p>　　2.2.1 FPGA基本結構5</p><p>　　2.2.2 FPGA設計流程6</p><p>　　第三章 數(shù)字鐘的設計9</p><p>　　3.1 數(shù)字鐘的工作原理9</p><p>　　3.2 數(shù)字鐘硬件設計9</p><p>　　3.2.1 FPGA芯片選

5、取9</p><p>　　3.2.2 顯示電路設計11</p><p>　　3.3 模塊設計12</p><p>　　3.3.1主控模塊的設定12</p><p>　　3.3.2 計數(shù)模塊的設計13</p><p>　　3.3.3 顯示模塊的設計14</p><p>　　3.3.4

6、分頻模塊的設計15</p><p>　　3.3.5 鬧鐘模塊的設計17</p><p>　　3.3.6 整點報時模塊設計17</p><p>　　3.3.7 按鍵控制模塊設計17</p><p>　　第四章 總結與展望20</p><p><b>　　4.1 總結20</b><

7、/p><p><b>　　4.2 展望20</b></p><p><b>　　參考文獻22</b></p><p><b>　　附 錄23</b></p><p><b>　　致 謝34</b></p><p>　　基于V

8、erilog HDL的數(shù)字鐘系統(tǒng)設計</p><p><b>　　摘  要</b></p><p>　　數(shù)字鐘采用數(shù)字電路實現(xiàn)對“時”、“分”、“秒”數(shù)字顯示的計時裝置。隨著時間顯示、鬧鐘設置、報時功能、校正作用。走時準確、顯示直觀、精密、穩(wěn)定等優(yōu)點。電路裝置十分小巧,安裝和使用也方便。與此同時，在日期中，它以其小巧，價格低廉，走時精度高，使用方便，功能多，

9、便于集成化且受廣大消費的喜愛。[1] </p><p>　　本次課程利用EDA技術自頂向下的設計方法，提出了一個多功能數(shù)字鐘的設計方案，采用硬件描述語言Verilog HDL按模塊化方式進行設計，在EDA開發(fā)軟件平臺下進行編程，時序仿真等。利用硬件描述語言完成了數(shù)字鐘的設計。使數(shù)字鐘能實現(xiàn)時、分、秒計數(shù)的顯示功能，且以二十四小時循環(huán)計時。</p><p>　　關鍵詞: Verilog H

10、DL；數(shù)字鐘；EDA；FPGA</p><p>　　Digital clock system based on the Verilog HDL </p><p><b>　　Abstract</b></p><p>　　A digital clock adopting digital circuit to achieve "when

11、"," points", "seconds" digital display timer device. With time display, alarm time function, calibration, role. Keep good time, show intuitional, precision, stability, etc. Circuit device is very

12、 small, install and use convenient also. Meanwhile in date, it with its small, inexpensive, high precision, easy to use and walking, the function is much, facilitate integration and loved by vast consumption. </p>

13、<p>　　This course using EDA technology top-down design method, puts forward a multi-function digital clock design plan, the hardware description language Verilog HDL based on the modular way to carry on the design,

14、 software development in EDA lans, timing simulation program. Use Verilog HDL language completed a digital clock design. The digital clock can realize, minutes and secondscount display function, and with the 24-hour cloc

15、k cycle.</p><p>　　Keywords: Verilog HDL, digital clock, EDA,FPGA</p><p><b>　　第一章 緒 論</b></p><p>　　隨著科學技術的發(fā)展，應用系統(tǒng)向著小型化、快速化、大容量、重量輕的方向發(fā)展，電子技術獲得了飛速的發(fā)展，數(shù)字鐘的設計就電子產(chǎn)品中較基礎的一種。

16、與傳統(tǒng)機械鐘相比它結構簡單，時間顯示直觀。數(shù)字鐘是一種用數(shù)字電路技術實現(xiàn)時、分、秒的計時裝置，它具有顯示日、時、分、秒的功能，還具有走時準、穩(wěn)定性能和使用方便等的特點，廣泛應用于家庭、工廠等地。給人們的生活帶來了極大的方便。Verilog HDL語言作為可編程邏輯器件的標準語言描述能力強，覆蓋面廣，抽象能力強，在實際應用中越來越廣泛。ASIC是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器；而FPGA是特殊的ASIC芯片，與其它的A

17、SIC芯片相比，它具有設計開發(fā)周期短、設計和制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質量穩(wěn)定以及可實時在線檢測等優(yōu)點在這個階段，人們開始追求貫徹整個系統(tǒng)設計自動化，這樣就能從繁重的設計工作中徹底解脫出來，就能集中精力在創(chuàng)造性的方案與概念構思上，這樣做就可以提高設計效率，從而縮短產(chǎn)品的研制周期。使用Verilog HDL語言進行硬件設計有如下特點：將一項工程設計(或稱設計實體)分成外部(或稱可視部分，即端口)和內部(</p>

18、;<p>　　鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地擴展了鐘表原先的報時功能。諸如定時自動報警、定時啟閉電路、定時開關烘箱、通斷動力設備，甚至各種定時電氣的自動啟用等，所有這些都是以鐘表數(shù)字化為基礎的。因此研究數(shù)字鐘以及擴大其應用有著非?，F(xiàn)實的意義。</p><p>　　1.1 數(shù)字鐘的研究背景和意義</p><p>　　20世紀末電子技術獲得了飛速的發(fā)展，在

19、其推動下，使現(xiàn)代電子產(chǎn)品幾乎滲透到了社會的各個領域，有力的推動和提高社會生產(chǎn)力的發(fā)展與信息化程度，同時也使現(xiàn)代電子產(chǎn)品的性能得到了進一步提升，產(chǎn)品的更新?lián)Q代也就越來越快。</p><p>　　時間對人們來說總是如此的寶貴，工作的忙碌性與復雜容易使人忘記當前的時間，然而當遇到大事的時候，一旦忘記了時間，就會不僅給自己也會給其他人造成很大的麻煩，平時我們要求上下班準時，約會或召開會議必然要提及到時間；火車要準點到站，

20、航班要準時起飛；在工業(yè)生產(chǎn)中，很多環(huán)節(jié)中都需要用時間來確定工序替換時刻。所以說能準確的知道時間并利用時間，在我們生活和工作中是必不可少的。</p><p>　　想知道時間，手表當然也是一個不錯的選擇，但是，在忙碌當中，我們還需要一個“助理”及時給我們提醒時間，所以，計時器最好能過擁有一個定時系統(tǒng)，隨時提醒容易忘記時間的人們。最早能夠定時、報時的時鐘屬于機械式手表，但這種時鐘受到機械結構、動力和體積的限制，在功能、

21、性能以及造價上都沒辦法與數(shù)字時鐘相比。</p><p>　　數(shù)字鐘是一種使用數(shù)字電路實現(xiàn)時、分、秒計時的裝置，與機械式的時鐘相比具有很高的標準性和直觀性，且無機械裝置，具有更長的使用壽命，得以廣泛的使用。數(shù)字鐘的設計方法有很多種，例如，可以用中小規(guī)模集成電子鐘；也可以用單片機來實現(xiàn)電子鐘等等。數(shù)字鐘已成為人們日常生活當中不可缺少的生活必需品，廣泛的應用于家庭、車站、碼頭、劇場、辦公室等家庭和公共場所，給人們的生活

22、、學習、工作、娛樂帶來了極大的方便。</p><p>　　數(shù)字鐘一般有振蕩器，分頻器，譯碼器，顯示器等部分組成，這些都是數(shù)字電路中最基本的，應用最廣的電路?，F(xiàn)在市場上已有現(xiàn)成數(shù)字鐘集成電路芯片出售，價格便宜。由于數(shù)字集成電路技術的發(fā)展，采用了先進穩(wěn)定的石英振蕩器技術，使數(shù)字鐘具有走時準確，性能穩(wěn)定，攜帶方便等特點，是目前人們生活和工作中不可或缺的報時工具。[3]</p><p>　　本設計

23、是利用Verilog HDL硬件描述語言結合可編程邏輯器件進行的。當然數(shù)字鐘可以由各種技術實現(xiàn)，如單片機等。利用可編程邏輯器件具有其它方式?jīng)]有的特點，它具有易學、方便、新穎、有趣、直觀，設計與實驗成功率高、理論與實踐結合緊密、積小、I/O口豐富、編程和加密等特點，并且它還具有開放的界面、豐富的設計庫、模塊化的工具以及LPM定制等優(yōu)良性能，應用非常方便。因此，本設計采用現(xiàn)場可編程門陣列實現(xiàn)。</p><p>　　1

24、.2 數(shù)字鐘研究的必要性</p><p>　　現(xiàn)在是一個知識爆炸的新時代。新產(chǎn)品、新技術層出不窮，電子技術的發(fā)展更是日新月異。可以毫不夸張的說，電子技術的應用無處不在，電子技術正在不斷的改變著我們的生活，改變著我們的世界。在這快速發(fā)展的時代，時間對人們來說變得越來越寶貴，在快樂節(jié)奏的生說中，人們往往忘記了時間，一旦遇到了重要的事情而忘記了時間，這將會帶來很大的損失。因此我們需要一個定時系統(tǒng)來提醒這些忙碌的人，數(shù)字

25、化鐘表給人們帶來了極大的方便。[4]</p><p>　　這些年，隨著科學技術的發(fā)展和社會的進步，人們對數(shù)字鐘的功能要求也越來越高，傳統(tǒng)的數(shù)字鐘已不能滿足當代人們的需求。多功能數(shù)字鐘不管在性能上還是在樣式上都發(fā)生了質的變化，有電子鬧鐘、數(shù)字鬧鐘等等，單片機在多功能數(shù)字鐘中的應用是非常普遍的，人們對數(shù)字鐘的功能及工作順序都非常熟悉，當很少有人知道他的內部結構及工作原理。由單片機作為數(shù)字中的核心控制器，可以通過它的時

26、鐘信號進行計時實現(xiàn)計時功能，將其時間數(shù)據(jù)經(jīng)單片機輸出，利用顯示器顯示出來。通過鍵盤可以進行定時、校時功能。輸出設備顯示器可以液晶顯示技術和數(shù)碼管顯示技術。本文就數(shù)字中的功能特點，利用EDA技術進行編程和時序仿真。</p><p>　　1.3 數(shù)字鐘的功能</p><p>　　數(shù)字鐘主要是利用電子技術、數(shù)字化、擁有時間精確、體積小、界面友好、擴展功能強等特點，被廣泛應用于生活和工作當中。當今

27、市場上電子產(chǎn)品繁多，外形小巧別致，諸如公共場合的大型電子報時器等。數(shù)字鐘首先是數(shù)字化的顯示和報時器，萬年歷，壞境溫度和濕度的檢查，USB擴展功能等。[5]</p><p>　　本設計主要研究基于 Verilog HDL的數(shù)字鐘，要求時間以二十四小時為一個周期，顯示時、分。具有校時以及整點報時功能，可以對時、分進行單獨校對，使其校正到標準時間。</p><p>　　第二章 相關技術的簡介&

28、lt;/p><p>　　2.1 硬件描述語言——Verilog HDL</p><p>　　Verilog HDL 是在1983年，由GDA（GatewayDesign Automation）公司的Phil Moorby首創(chuàng)的，F(xiàn)hil Moorby后來成為Verilog-XL的主要設計者和Cadence公司的第一合伙人，在1984~1985年，Phil Moorby設計出了第一個名為Veri

29、log-XL的仿真器；1986年，他對Verilog HDL的發(fā)展又作出了另一個巨大的貢獻；提出了快速門級仿真的XL的算法。隨著Verilog-XL算法的成功，Verilog HDL預言得到了快速的發(fā)展，1989年，Cadence公司收購了GDA公 司，Verilog HDL語言成為Cadence公司決定公開Verilog HDL語言,于是成立了OVI（Open Verilog HDL International）組織，負責促進Veri

30、log HDL語言的發(fā)展?；赩erilog HDL的優(yōu)越性，IEEE與1995年制定了Verilog HDL 的IEEE標準，即Verilog HDL 1364-1995；2001年發(fā)布了Verilog HDL 1364-2001標準。在這個標準中，加入</p><p>　　Verilog HDL 語言是一種標準化的硬件描述語言。設計者可以通過它編寫代碼，然后用模擬器驗證其功能，再將設計代碼綜合成門級電路，最后

31、下載到可編程邏輯器件（CPLD,FPGA）中來實現(xiàn)一個設計。由于Verilog HDL語言具有支持大規(guī)模設計和再利用已有設計等優(yōu)點,因此使用Verilog HDL語言來設計數(shù)字系統(tǒng)已成為一種潮流。VHDL 其英文全名為VHSIC HARDWARE DESCRIPTION Language,而VHSIC則是Very High Speed Integerated CIRCUIT的縮寫詞，意為甚高速集成電路,故VHDL其準確的中文譯名為甚高速

32、集成電路的硬件描述語言。 </p><p>　　Verilog HDL和VHDL作為描述硬件電路設計的語言，其共同的特點在于：能形式化地抽象表示電路的行為和結構、支持邏輯設計中層次與范圍的描述、可借用高級語言的精巧結構來簡化電路行為的描述、具有電路仿真與驗證機制以保證設計的正確性、支持電路描述由高層到低層的綜合轉換、硬件描述與實現(xiàn)工藝無關(有關工藝參數(shù)可通過語言提供的屬性包括進去)、便于文檔管理、易于理解和設計重

33、用。 </p><p>　　Verilog HDL在語法結構上的特點主要是：形式化地表示電路的行為和結構；借用C語言的結構和語句；可在多個層次上對所設計的系統(tǒng)加以描述，語言對設計規(guī)模不加任何限制；具有混合建模能力；基本邏輯門、開關級結構模型均內置于語言中，可直接調用；以創(chuàng)建用戶定義原語（UDP，User Designed Primtive）；易學易用，功能強。一個復雜電路的完整Verilog HDl模型是有若干個

34、Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成；利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計；Verilog HDL的行為描述功能：可描述順序執(zhí)行或并行執(zhí)行的程序結構；用延遲表達式或事件表達式來明確地控制過程的啟用時間；通過命名的事件來觸發(fā)其他過程里的激活行為或停止行為；提供了條件、if-else、case、循環(huán)程序結構；提供了可定義新的操作符的函數(shù)結

35、（function）；提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級得模型設計。它的構造性語</p><p>　　本文主要研究了采用Verilog HDL語言和FPGA，運用了自頂向下設計思想設計數(shù)字鐘的問題。自頂向下設計是從系統(tǒng)級開始把系統(tǒng)分成基本單元，然后再把每個基本單元劃分為下一個層次的基本單元，直到可以直接用EDA元件庫中的元

36、件來實現(xiàn)為止。</p><p>　　2.2 FPGA簡介</p><p>　　FPGA（Field Programmable Gate Array，現(xiàn)場可編程門陣列），是20世紀70年代發(fā)展起來的一種可編程邏輯器件，是目前數(shù)字系統(tǒng)設計的主要的硬件基礎。FPGA在結構上有邏輯功能塊排列為陣列，并由可編程內部連接這些功能。</p><p>　　可編程邏輯器件的設計過程主

37、要是利用EDA開發(fā)軟件和編程工具對器件進行開發(fā)的過程。由于EDA技術擁有系統(tǒng)的模擬和仿真的功能，可讀性，可重復性，可測性都非常好，所以利用EDA開發(fā)FPGA是目前比較流行的方式。當然，有時根據(jù)需要，也會應用MAX+PLUSⅡ開發(fā)集成環(huán)境進行設計。</p><p>　　正因為FPGA的設計過程方便，快捷，而且FPGA技術功能強大，如數(shù)字頻率發(fā)生器，電子琴，自動售貨機，多功能波形發(fā)生器，多功能數(shù)字鐘等等。[8]<

38、;/p><p>　　2.2.1 FPGA基本結構</p><p>　　FPGA具有掩膜可編程門陣列的通用結構，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實現(xiàn)不同的設計。</p><p>　　FPGA一般由3種可編程電路和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器SRAM組成。這3種可編程電路是：可編程邏輯模塊（CLB--Configurable Logic

39、Block）、輸入/輸出模塊（IOB--I/O Block）和互連資源（IR—Interconnect Resource）。可編程邏輯模塊CLB是實現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個陣列，散布于整個芯片；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長度的連接線段和一些可編程連接開關，它們將各個CLB之間或CLB、IOB之間以及IOB之間連接起來，構成特定

40、功能的電路。1.CLB是FPGA的主要組成部分。它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。CLB中3個邏輯函數(shù)發(fā)生器分別是G、F和H，相應的輸出是G’、F’和H’。G有4個輸入變量G1、G2、G3和G4；F也有4個輸入變量F1、F2、F3和F4。這兩個函數(shù)發(fā)生器是完全獨立的，均可以實現(xiàn)4輸入變量的任意組合邏輯函數(shù)。邏輯函數(shù)發(fā)生器H有3個輸入信號；前兩個是函數(shù)發(fā)生器的輸出G’和F’，而另</p><p>

41、;　　CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），可通過對CLB內部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器G、F和H的輸出可以連接到CLB輸出端X或Y，并用來選擇觸發(fā)器的激勵輸入信號、時鐘有效邊沿、時鐘使能信號以及輸出信號。這些數(shù)據(jù)選擇器的地址控制信號均由編程信息提供，從而實現(xiàn)所需的電路結構。</p><p>　　CLB中的邏輯函數(shù)發(fā)生器F和G均為查找表結構，其工作原理類似于ROM。F和G的輸入等效于ROM

42、的地址碼，通過查找ROM中的地址表可以得到相應的組合邏輯函數(shù)輸出。另外，邏輯函數(shù)發(fā)生器F和G還可以作為器件內高速RAM或小的可讀寫存儲器來使用，它由信號變換電路控制。</p><p>　　2.輸入/輸出模塊IOB。IOB提供了器件引腳和內部邏輯陣列之間的連接。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成。</p><p>　　每個IOB控制一個引腳，它們可被配置為輸入、

43、輸出或雙向I/O功能。當IOB控制的引腳被定義為輸入時，通過該引腳的輸入信號先送入輸入緩沖器。緩沖器的輸出分成兩路：一路可以直接送到MUX，另一路延時幾個納秒（或者沒有延時）后送到輸入通路D觸發(fā)器，再送到數(shù)據(jù)選擇器。通過編程給數(shù)據(jù)選擇器不同的控制信息，確定送至CLB陣列的I1和I2是來自輸入緩沖器，還是來自觸發(fā)器。</p><p>　　當IOB控制的引腳被定義為輸出時，CLB陣列的輸出信號OUT也可以有兩條傳輸途

44、徑：一條是直接經(jīng)MUX送到輸出緩沖器，另一條是先存入輸出通路D觸發(fā)器，再送到輸出緩沖器。</p><p>　　IOB輸出端配有兩只MOS管，它們的柵極均可編程，使MOS管導通或截止，分別經(jīng)上拉電阻接通VCC、地線或者不接通，用以改善輸出波形和負載能力。</p><p>　　3.可編程互連資源IR?？删幊袒ミB資源IR可以將FPGA內部的CLB和CLB之間、CLB和IOB之間連接起來，構成各種

45、具有復雜功能的系統(tǒng)。IR主要由許多金屬線段構成，這些金屬線段帶有可編程的開關，通過自動布線實現(xiàn)各種電路的連接。</p><p>　　2.2.2 FPGA設計流程</p><p>　　一般來說，一個比較大且完整的項目應該采用層次化的描述方法：分為幾個較大的模塊，定義好各功能模塊之間的接口，然后各個模塊再細分來具體實現(xiàn)，這就是自頂向下的設計方法。目前這種高層次的設計方法已經(jīng)被廣泛的采用。高層次

46、的設計只是定義系統(tǒng)的行為特征，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉換為針對某種工藝優(yōu)化的網(wǎng)絡表，使工藝轉化變得輕而易舉[11]。</p><p>　　CPLD/FPGA系統(tǒng)設計的工作流程。</p><p>　　1.按照“自頂向下”的設計方法進行系統(tǒng)的劃分。</p><p>　　2.輸入Verilog HDL代碼，這是設計

47、中最為普遍的輸入方式。此外，還可以采用圖形輸入方式，這種輸入方式具有直觀和容易理解的優(yōu)點。</p><p>　　3.將以上的設計輸入編譯成標準的Verilog HDL文件。</p><p>　　4.進行代碼級的功能仿真，主要是檢驗系統(tǒng)功能設計的正確性。</p><p>　　5.利用綜合器對Verilog HDL源代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡表文件，這是將

48、高層次描述轉化為硬件電路的關鍵步驟。</p><p>　　6.利用適配器將綜合后的網(wǎng)絡表文件針對某一具體的目標器件進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。</p><p>　　7.在適配完成后，產(chǎn)生多項設計結果：a.適配報告，包括芯片內部資源利用情況，設計的布爾方程描述情況等；b.適配后的仿真模型；c.器件編程文件。根據(jù)適配后的仿真模型，可以進行適配后時序仿真，因

49、為已經(jīng)得到器件的實際硬件特性（如時延特性），所以仿真結果能比較精確的預期未來芯片的實際性能。如果仿真結果達不到設計要求，就修改Verilog HDL源代碼或選擇不同速度和品質的器件，直至滿足設計要求。</p><p>　　最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標芯片CPLD/FPGA中。</p><p>　　圖2.1 CPLD/FPGA系統(tǒng)設計流程</p>

50、<p>　　第三章 數(shù)字鐘的設計</p><p>　　3.1 數(shù)字鐘的工作原理</p><p>　　設計一個多功能數(shù)字鐘，具有時、分、秒計數(shù)顯示，鬧鐘功能，能夠利用按鍵實現(xiàn)對鬧鐘時間的設定，并在當前顯示時間到功能進行鬧鐘提示。多功能數(shù)字中還應具有秒表功能，能夠精確到百分之一秒進行計數(shù)并顯示。能夠利用按鍵實現(xiàn)“校時”、“校分”、“校秒”功能，隨著對數(shù)碼管的顯示進行調整和校對。

51、</p><p>　　數(shù)字鐘系統(tǒng)如圖3.1所示主要由系統(tǒng)時鐘和三個功能按鍵、FPGA、數(shù)碼管和蜂鳴器三部分組成：</p><p>　　圖3.1 數(shù)字鐘的總體設計框圖</p><p>　　3.2 數(shù)字鐘硬件設計</p><p>　　3.2.1 FPGA芯片選取</p><p>　　本系統(tǒng)擬采用Altera公司Cyclo

52、ne系列的EP1C3T144芯片。選用該款芯片的原因是：</p><p>　?、?Altera公司的Quartus II開發(fā)環(huán)境非常友好、直觀，為整個系統(tǒng)的開發(fā)提供了極大的方便；</p><p>　?、?該FPGA片內邏輯資源、IO端口數(shù)和RAM容量都足夠用，并且價格相對來說比較便宜，</p><p>　　速度快，可以滿足要求，且有很大的升級空間。</p>

53、;<p>　　EP1C3T144是Altera公司生產(chǎn)的Cyclone I代、基于1.5V（內核），3.3V（I/O），0.13um和SRAM的FPGA，容量為2910個LE，擁有13個 M4KRAM（4K位+奇偶校驗）塊；除此之外，還集成了許多復雜的功能，提供了全功能的鎖相環(huán)（PLL），用于板級的時鐘網(wǎng)絡管理和專用I/O口，這些接口用于連接業(yè)界標準的外部存儲器器件，具有成本低和使用方便的特點，具有以下特性：</p&

54、gt;<p>　　① 新的可編程架構通過設計實現(xiàn)低成本；</p><p>　?、?采用新的串行置器件如EPCS1的低成本配置方案；</p><p>　　③ 嵌入式存儲資源支持各種存儲器應用和數(shù)字信號處理器（DSP）；</p><p>　?、?支持低速（311Mbps）LVDS I/O；</p><p>　?、?支持66MHZ，3

55、2位PCI標準；</p><p>　　⑥ 支持LVTTL、LVCMOS、SSTL-2以及SSTL-3 I/O標準；</p><p>　　⑦ 支持串行總線和網(wǎng)絡接口及各種通信協(xié)議；</p><p>　?、?支持外部存儲器，包括 DDR SDRAM（133MHZ），F(xiàn)CRAM以及 SDR SDRAM；</p><p>　　⑨ 使用PLL管理片內和

56、片外系統(tǒng)時序；</p><p>　?、?支持多種IP，包括Altera公司的MegaCore以及其合伙組織的IP，支持最新推出的Nios II嵌入式處理器，具有超凡的性能、低成本和最完整的一套軟件開發(fā)工具。</p><p>　　EP1C3T144引腳圖如圖所示。</p><p>　　圖3.2 EP1C3T144引腳</p><p>　　3.

57、2.2 顯示電路設計</p><p>　　顯示電路所選用6個數(shù)碼管以靜態(tài)顯示驅動方式完成時、分、秒顯示。靜態(tài)驅動是指每個數(shù)碼管的每一個段碼都由一個I/O端口進行驅動，其優(yōu)點是編程簡單，顯示亮度高，缺點是占用I/O端口多。</p><p>　　顯示電路原理圖如圖所示。</p><p>　　圖3.3 LED靜態(tài)驅動顯示原理圖</p><p>&

58、lt;b>　　3.3 模塊設計</b></p><p>　　3.3.1主控模塊的設定</p><p>　　在整個數(shù)字鐘的設計中有很多功能模塊，如何實現(xiàn)對該功能模塊的控制與調整，就需要一個主體控制模塊對各個分模塊進行控制，主模塊的功能主要是通過輸入信號實現(xiàn)秒表顯示，鬧鐘模塊和時間設置模塊以及最后的七位數(shù)碼顯示模塊的控制，在主控模塊中分別設置了“1到4”4個功能號，分別實現(xiàn)包

59、括對時間顯示與調整、鬧鐘顯示與調整、秒表操作的控制。主控模塊各個輸入端口分別為：</p><p>　　Timepiece_EN 為時間自動顯示使能端；</p><p>　　Timeset_EN 為時間調整與設置使能端；</p><p>　　Stopwatch_EN 為秒表功能使能端；</p><p>　　Alarmclock_EN 為鬧鐘顯

60、示設置使能端。</p><p>　　3.3.2 計數(shù)模塊的設計</p><p>　　時間及其設置模塊主要完成時間的自動正常運行與顯示，以及在相應的功能號下實現(xiàn)時間的調整與設置。</p><p>　　對于時間模塊，主要完成自動增加與顯示功能，即為正常的自動模塊運行，時間模塊主要由秒自動計時子模塊（second_counter）,分自動計時模塊（minute_count

61、er），小時自動計時模塊（hour_counter）以及時間自動工作控制模塊timepiece_main）組成。</p><p>　　時間設置模塊主要完成對時間的設置相關的閃耀顯示控制以及時間中的小時、分鐘、秒的數(shù)據(jù)的改變，他通過兩個模塊分別實現(xiàn)時間調整與設置過程中小時、分鐘、秒的位的選擇和秒的數(shù)值的選擇。</p><p><b>　　1、秒計數(shù)模塊</b></

62、p><p>　　該模塊框圖如圖3.4所示。模塊主要完成秒向分的進位，產(chǎn)生脈沖信號。</p><p>　　圖3.4 秒模塊邏輯框圖</p><p>　　該模塊的仿真波形如圖3.5所示。</p><p>　　圖3.5 秒計數(shù)模塊波形仿真</p><p><b>　　2、分低位計數(shù)器</b></p

63、><p>　　該模塊框圖如圖3.6所示。主要完成分低位向高位的進位，產(chǎn)生脈沖信號。</p><p>　　圖3.6 分低位邏輯框圖</p><p>　　3、小時高位計數(shù)模塊</p><p>　　該模塊框圖如圖3.7所示，主要完成小時高位1和2之間的變換，同時當小時高位為2時， flag為高電平，當為1時，flag為低電平。</p>

64、<p>　　圖3.7小時高位計數(shù)模塊組件</p><p>　　4、小時低位計數(shù)模塊</p><p>　　該模塊框圖如圖3.8所示。主要完成小時低位向高位的進位，產(chǎn)生脈沖信號，同時根據(jù)標志位flag信號的不同判斷出小時高位時1還是2。</p><p>　　圖3.8 小時低位計數(shù)模塊組件圖</p><p>　　時間數(shù)據(jù)與時間設置數(shù)據(jù)多

65、路選擇模塊用來向顯示單元傳輸顯示數(shù)據(jù)，該模塊主要實現(xiàn)時間自動顯示、時間調整與設置中顯示數(shù)據(jù)的多路選擇。</p><p>　　3.3.3 顯示模塊的設計</p><p>　　顯示模塊是時間、秒表等數(shù)據(jù)用數(shù)碼管顯示的控制與數(shù)據(jù)傳輸模塊，包括數(shù)據(jù)的傳輸以及BCD碼的譯碼等，其主要是用來對數(shù)據(jù)進行顯示。</p><p>　　該模塊完成對計數(shù)器編碼信息的譯碼工作，驅動數(shù)碼管則

66、顯示相應的數(shù)字。模塊組件如3.9所示。</p><p>　　圖3.9 譯碼顯示模塊組件</p><p>　　該顯示模塊的仿真波形如圖3.10所示</p><p>　　圖3.10 顯示波形仿真</p><p>　　該模塊含有一個六進制計數(shù)器，在clk驅動下六進制計數(shù)器的q值從O00B～101B按順序循環(huán)變化，計數(shù)值q送comcnt信號輸出，

67、一方面送給位選擇模塊，使其根據(jù)q值選出對應的時、分、秒信號送給段譯碼器，然后經(jīng)段譯碼器將數(shù)據(jù)送到7段LED數(shù)碼管上。comcnt信號還送給位譯碼模塊，根據(jù)q值經(jīng)位譯碼產(chǎn)生6個數(shù)碼管的選通信號common，這樣在6個數(shù)碼管上就可以看到一個穩(wěn)定的數(shù)字時間顯示。</p><p>　　3.3.4 分頻模塊的設計</p><p>　　晶體振蕩器是構成數(shù)字式時鐘的核心，振蕩器的穩(wěn)定度及頻率的精度決定了

68、數(shù)字鐘計時的準確程度，它保證了時鐘的走時準確及穩(wěn)定。</p><p>　　石英晶體的選頻特性非常好，只有某一頻率點的信號可以通過它，其它頻率段的信號均會被它所衰減，而且，振蕩信號的頻率與振蕩電路中的R、C組件的數(shù)值無關。因此這種振蕩電路輸出的是準確度極高的信號。然后再利用分頻電路，將其輸出信號轉變?yōu)槊胄盘?，其組成框圖如圖所示。</p><p>　　圖3.11 秒信號產(chǎn)生電路框圖</

69、p><p>　　在多功能數(shù)字鐘設計中，晶體振蕩器電路給數(shù)字鐘提供了一個頻率穩(wěn)定準確的20MHZ的方波信號，其輸出至分頻電路，分頻電路模塊分頻輸出1KHZ、100HZ、500HZ、1HZ的信號：</p><p>　　(1)1HZ的時鐘信號主要作為秒表模塊和時間動態(tài)位選模塊的輸入信號作為</p><p>　　秒個位的調變頻率；500HZ作為按鍵消抖信號。此秒信號與消抖信號的

70、時序仿真如圖3.12所示</p><p>　　圖3.12 秒信號仿真圖</p><p>　　(2)100HZ的時鐘信號主要作為鬧鐘模塊和時間動態(tài)位選模塊的輸入時鐘。作為時間調整時的掃描頻率，且同時也作為秒表的輸入時鐘以達到精確計數(shù)。</p><p>　　(3)1KHZ主要用作時間動態(tài)位選模塊的時鐘輸入信號主要作為數(shù)碼管正常顯示時的掃描頻率。</p>

71、<p>　　由此可看出在多功能數(shù)字鐘的系統(tǒng)中，各模塊均需要有不同頻率的時鐘信號輸入，所以在設計多功能數(shù)字鐘時，需要設置分頻模塊，將時鐘輸入的頻率分割為幾個的不同頻率，從而使利用時鐘信號對各個模塊的控制更簡便化也更直觀化，調試時更加方便有利于系統(tǒng)的整體實現(xiàn)。</p><p>　　3.3.5 鬧鐘模塊的設計</p><p>　　設置鬧鐘模塊主要是體現(xiàn)時間設置模塊的設置功能，因為鬧鐘模

72、塊的實現(xiàn)主要是由人為的設置時間從而用鬧鐘模塊來顯示。鬧鐘模塊實現(xiàn)的功能包括鬧鐘的設置以及鬧鐘時間到后的提示，鬧鐘模塊的設置較為靈活，因為在主控模塊的控制下，顯示模塊的數(shù)碼管進行時間的小時、分鐘和秒的個位與十位的顯示，當時間及其設置模塊收到主控模塊的使能信號后完成兩個功能：一是當時時鐘計數(shù)到點時，蜂嗚器發(fā)出嘀嘀的響聲，響時為1min；二是在發(fā)聲的同時，3個LED燈循環(huán)閃亮，時間也是1min。

73、 </p><p>　　3.3.6 整點報時模塊設計</p><p>　　該模塊能夠完成整點時的報時功能。即將至整點時，前四秒低音，最后一秒高音。該模塊在十二點三十分的時候，蜂鳴器響起音樂，持續(xù)一分鐘。模塊組件如圖所示。</p><p>　　圖3.13 整點報時模塊組件

74、</p><p>　　該模塊仿真波形如圖所示。</p><p>　　圖3.14 整點報時模塊波形仿真</p><p>　　3.3.7 按鍵控制模塊設計</p><p>　　按鍵控制模塊的框圖如圖所示。</p><p>　　a b</p><p>　　圖3.15 按鍵控

75、制模塊</p><p>　　圖中a圖是控制分的高位，低位以及小時的高位的模塊，b圖是控制小時的低位的模塊。inkey是由消抖模塊輸出的有鍵按下的信號，這個信號引發(fā)按鍵控制模塊內部信號的變化。oaddr[3..0]作為輸出信號，用于控制時間的調整。b圖中的flag是判斷小時高位是1還是2的信號，若為1，則flag信號為低電平；若為2，則flag信號為高電平。</p><p>　　該模塊的仿真

76、波形如圖所示。</p><p>　　圖3.16 分低位按鍵控制模塊波形仿真</p><p>　　該小時低位按鍵的仿真波形如圖所示。</p><p>　　圖3.17 小時低位按鍵控制模塊波形仿真</p><p>　　第四章 總結與展望</p><p><b>　　4.1 總結</b></

77、p><p>　　將設計程序下載到硬件電路上運行調試后，最終結果與預期效果基本一致，整點報時功能正常，時、分都能夠正常計數(shù)并能由按鍵控制校時。</p><p>　　在此次的數(shù)字鐘設計過程中，更進一步地熟悉有關數(shù)字電路的知識和具體應用。學會了利用QuarterII軟件進行原理圖的繪制，硬件描述語言VHDL的編寫，程序的仿真等工作。并能根據(jù)仿真結果分析設計的存在的問題和缺陷，從而進行程序的調試和完善

78、。</p><p>　　在設計電路中，往往是先仿真后連接實物圖，但有時候仿真和電路連接并不是完全一致的，例如在對具體模塊的仿真的過程中，往往沒有考慮到整體設計的層面以及與上下模塊接口的設計。再加上器件對信號的延時等問題，實際下載硬件電路上后會出現(xiàn)一系列的問題，因此仿真圖和電路連接圖還是有一定區(qū)別的。</p><p>　　此次的數(shù)字鐘設計重在于按鍵的控制和各個模塊代碼的編寫，雖然能把鍵盤接口

79、和各個模塊的代碼編寫出來，并能正常顯示，但對于各個模塊的優(yōu)化設計還有一定的缺陷和不足?？偟膩碚f，通過這次的設計更進一步地增強了動手能力，對數(shù)字鐘的工作原理也有了更加透徹的理解。</p><p>　　過去人們應用時鐘僅僅是為了明確當前時間，隨著生產(chǎn)力的發(fā)展，社會的進步，生產(chǎn)生活對時鐘的需求越來越大，對時鐘的體型，功能需求也各有不同，所以多功能數(shù)字鐘在今后的應用也會越來越廣泛。</p><p>

80、;　　Verilog HDL 語言具有結構清晰、文法簡明、功能強大、高速模擬和多庫支持等優(yōu)點, 被近90%的半導體公司使用, 成為一種強大的設計工具。該數(shù)字鐘就是采用Verilog HDL 描述。本文利用EDA技術，采用自頂向下的設計方法，使用Verlog HDL語言設計的多功能數(shù)字鐘。它具有時間顯示和設置、鬧鐘、數(shù)字秒表等功能。由于FPGA具有在線編程，裁減擴充容易等特點，使得系統(tǒng)的改進和完善十分容易，因此還可以根據(jù)數(shù)字鐘的具體應用場

81、合，使其不僅僅局限于時問和日期等日常需要，例如導航、報警、定位等相應功能滿足越來越多行業(yè)的需求?；赩erilog HDL的數(shù)字鐘，僅僅是眾多方法中的一個，并且市場上的多功能數(shù)字鐘品類繁多，顯示方式也愈趨于人性化。所以多功能的鐘有多種實現(xiàn)方法。</p><p><b>　　4.2 展望</b></p><p>　　本設計中雖然有控制鍵對時鐘進行控制，但是用到的按鍵略

82、多，在實際應用上存在不足。故提出改進方案為用一個按鍵控制數(shù)碼管的位選，再用兩個按鍵控制計數(shù)的加減。這樣可以節(jié)省按鍵資源，以供更多的功能的使用。</p><p>　　本設計利用硬件描述語言和FPGA芯片相結合進行數(shù)字鐘的研究，從中可以看到EDA技術的發(fā)展在一定程度上實現(xiàn)了硬件設計軟件化。設計的過程變的相對簡單，容易修改。相信隨著電子技術的發(fā)展，數(shù)字鐘的功能會更加多樣化，滿足人們的各種需要。</p>&

83、lt;p><b>　　參考文獻</b></p><p>　　[1] 王金明.數(shù)字系統(tǒng)設計與Verilog HDL[M].電子工業(yè)出版社，2002.17~18.</p><p>　　[2] 來清民. 基于CAN 總線的多功能大型糧倉遠程監(jiān)測系統(tǒng)[J].微計算機信息,2005.21(5):8~11.</p><p>　　[3] 王紫婷，吳蓉，

84、張彩珍.EDA技術與應用[M].蘭州大學出版社，2003.25~27</p><p>　　[4] 夏宇聞. Verilog 數(shù)字系統(tǒng)設計教程[M].北京航空航天大學出版社，2008. 56~64.</p><p>　　[5] 江國強.新編數(shù)字邏輯電路[M].北京郵電大學出版社，2006. 45~49.</p><p>　　[6] 杜慧敏.基于Verilog的FPGA

85、設計基礎[M].西安電子科技大學出版社，2006.18~20.</p><p>　　[7] 包明.可編程器件的應用[M].北京：北京航天航空大學出版社，2007.8~9.</p><p>　　[8] 東方人華主編.MAX+PLUSⅡ入門與提高[M].北京：清華大學出版社，2004.30~33.</p><p>　　[9] 張亮.數(shù)字電路設計與Verilog HDL[

86、J].人民郵電出版社，2000.36(6):11~13</p><p>　　[10] 夏宇聞.復雜數(shù)字電路與系統(tǒng)的Verilog HDL設計技術[M].北京：北京航空大學出版社，1998.45~47.</p><p>　　[11] Eli Stemheim，Raj Singh and Yatin Trivedi.Digital Design with Verilog HDL[M].Auto

87、ma Publishing Company，Cupertino，CA95014,1990.33~34.</p><p><b>　　附 錄</b></p><p>　　1、秒計數(shù)模塊核心程序如下：</p><p>　　ENTITY second IS</p><p><b>　　PORT</b>&

88、lt;/p><p>　?。╟lk_1s : IN STD_LOGIC;</p><p>　　os : OUT STD_LOGIC）;</p><p>　　END second;</p><p>　　ARCHITECTURE sec_architecture OF second IS</p><p><b>　　B

89、EGIN</b></p><p>　　k1:process（clk_1s）</p><p>　　variable count:integer range 0 to 100:=0;</p><p><b>　　begin</b></p><p>　　if rising_edge（clk_1s） then&l

90、t;/p><p>　　if count=59 then</p><p><b>　　os<='1';</b></p><p><b>　　count:=0;</b></p><p><b>　　else</b></p><p><

91、b>　　os<='0';</b></p><p>　　count:=count+1;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process k1;</p&g

92、t;<p>　　2、分低位模塊核心程序如下：</p><p>　　ENTITY ml IS</p><p><b>　　PORT</b></p><p>　?。╟lk_1s : IN STD_LOGIC;</p><p>　　iset : IN STD_LOGIC;</p><p>

93、　　iset_addr : IN STD_LOGIC_VECTOR（3 DOWNTO 0）;</p><p>　　addr_1s : OUT STD_LOGIC_vector（3 downto 0）;</p><p>　　os : OUT STD_LOGIC）;</p><p><b>　　END ml;</b></p><

94、p>　　ARCHITECTURE ml_architecture OF ml IS</p><p><b>　　BEGIN</b></p><p>　　k1:process（clk_1s,iset）</p><p>　　variable count:integer range 0 to 10:=0;</p><p>

95、;<b>　　begin</b></p><p>　　if iset='0' then</p><p>　　count:=CONV_INTEGER（iset_addr）;</p><p>　　addr_1s<=iset_addr;</p><p>　　elsif rising_edge（clk_1s

96、） then</p><p>　　if count=9 then</p><p><b>　　os<='1';</b></p><p><b>　　count:=0;</b></p><p>　　addr_1s<=CONV_STD_LOGIC_VECTOR（count,4

97、）;</p><p><b>　　else</b></p><p><b>　　os<='0';</b></p><p>　　count:=count+1;</p><p>　　addr_1s<=CONV_STD_LOGIC_VECTOR（count,4）;</p&

98、gt;<p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process k1;</p><p>　　END ml_architecture;</p><p>　　3、分高位模塊核心程序如下：</p>

99、<p>　　ENTITY ml IS</p><p><b>　　PORT</b></p><p>　?。╟lk_1s : IN STD_LOGIC;</p><p>　　iset : IN STD_LOGIC;</p><p>　　iset_addr : IN STD_LOGIC_VECTOR（3 DOWN

100、TO 0）;</p><p>　　addr_1s : OUT STD_LOGIC_vector（3 downto 0）;</p><p>　　os : OUT STD_LOGIC）;</p><p><b>　　END ml;</b></p><p>　　ARCHITECTURE ml_architecture OF m

101、l IS</p><p><b>　　BEGIN</b></p><p>　　k1:process（clk_1s,iset）</p><p>　　variable count:integer range 0 to 10:=0;</p><p><b>　　begin</b></p>&

102、lt;p>　　if iset='0' then</p><p>　　count:=CONV_INTEGER（iset_addr）;</p><p>　　addr_1s<=iset_addr;</p><p>　　elsif rising_edge（clk_1s） then</p><p>　　if count=6

103、then</p><p><b>　　os<='1';</b></p><p><b>　　count:=0;</b></p><p>　　addr_1s<=CONV_STD_LOGIC_VECTOR（count,4）;</p><p><b>　　else&l

104、t;/b></p><p><b>　　os<='0';</b></p><p>　　count:=count+1;</p><p>　　addr_1s<=CONV_STD_LOGIC_VECTOR（count,4）;</p><p><b>　　end if;</b&g

105、t;</p><p><b>　　end if;</b></p><p>　　end process k1;</p><p>　　END ml_architecture;</p><p>　　4、小時低位模塊核心程序如下：</p><p>　　ENTITY hl IS</p><

106、;p><b>　　PORT</b></p><p>　?。╟lk_1s : IN STD_LOGIC;</p><p>　　iset : IN STD_LOGIC;</p><p>　　flag : IN STD_LOGIC;</p><p>　　iset_addr : IN STD_LOGIC_VECTOR（3

107、DOWNTO 0）;</p><p>　　addr_1s : OUT STD_LOGIC_vector（3 downto 0）;</p><p>　　os : OUT STD_LOGIC）;</p><p><b>　　END hl;</b></p><p>　　ARCHITECTURE hl_architecture

108、OF hl IS</p><p><b>　　BEGIN</b></p><p>　　k1:process（clk_1s,iset）</p><p>　　variable count:integer range 0 to 10:=0;</p><p><b>　　begin</b></p&g

109、t;<p>　　if iset='0' then</p><p>　　count:=CONV_INTEGER（iset_addr）;</p><p>　　addr_1s<=iset_addr;</p><p>　　elsif rising_edge（clk_1s） then</p><p>　　if fla

110、g='1' then</p><p>　　if count=3 then</p><p><b>　　os<='1';</b></p><p><b>　　count:=0;</b></p><p>　　addr_1s<=CONV_STD_LOGIC_VE

111、CTOR（count,4）;</p><p><b>　　else</b></p><p><b>　　os<='0';</b></p><p>　　count:=count+1;</p><p>　　addr_1s<=CONV_STD_LOGIC_VECTOR（coun

112、t,4）;</p><p><b>　　end if;</b></p><p><b>　　else</b></p><p>　　if count=9 then</p><p><b>　　os<='1';</b></p><p&g

113、t;<b>　　count:=0;</b></p><p>　　addr_1s<=CONV_STD_LOGIC_VECTOR（count,4）;</p><p><b>　　else</b></p><p><b>　　os<='0';</b></p><

114、;p>　　count:=count+1;</p><p>　　addr_1s<=CONV_STD_LOGIC_VECTOR（count,4）;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p><b>　

115、　end if;</b></p><p>　　end process k1;</p><p>　　END hl_architecture;</p><p>　　5、小時高位模塊核心程序如下：</p><p>　　ENTITY hh IS</p><p><b>　　PORT</b>&l

116、t;/p><p>　?。╟lk_1s : IN STD_LOGIC;</p><p>　　iset : IN STD_LOGIC;</p><p>　　iset_addr : IN STD_LOGIC_VECTOR（3 DOWNTO 0）;</p><p>　　addr_1s : OUT STD_LOGIC_vector（3 downto 0）;