自動(dòng)繞線機(jī)課程設(shè)計(jì)

1、<p>　　課 程 設(shè) 計(jì) 說(shuō) 明 書</p><p>　　題目： 自動(dòng)繞線機(jī) </p><p>　　課程設(shè)計(jì)（論文）任務(wù)書</p><p>　　院（系）：電氣工程學(xué)院 基層教學(xué)單位：電子實(shí)驗(yàn)中心 </p><p>　　說(shuō)明：此表一式四份，學(xué)生、指導(dǎo)教師、基層

2、教學(xué)單位、系部各一份。</p><p><b>　　年 月 日 </b></p><p><b>　　目 錄</b></p><p>　　摘要．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4</p><p&g

3、t;　　引言．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．5 </p><p>　　第1章 設(shè)計(jì)說(shuō)明．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．7</p><p>　　1.1 設(shè)計(jì)思路．．．．．．．．．．．．．．．．．．．．．．．．．．．．．

4、．．．．．．．．．．．．．．．．．．．．．．．．7</p><p>　　1.2 模塊介紹．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．7</p><p>　　1.3 真值表．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．7</p><p>　

5、　第2章 Verilog HDL 程序設(shè)計(jì)．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．10</p><p>　　2.1 源程序 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．10</p><p>　　2.2 原理圖結(jié)構(gòu)．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．

6、．．．．．．．．．．．．．．．14</p><p>　　2.3 波形仿真圖．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．14</p><p>　　第3章 管腳鎖定及硬件連接．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15</p><p>　　3.1 管腳鎖定及硬件連

7、接．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．． 15</p><p>　　第４章 總結(jié) ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．16</p><p>　　4.1 總結(jié)．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．

8、．．16</p><p>　　參考文獻(xiàn)．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．16</p><p>　　燕山大學(xué)課程設(shè)計(jì)評(píng)審意見表．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．17</p><p><b>　　摘要</b></

9、p><p>　　面對(duì)當(dāng)今飛速發(fā)展的電子產(chǎn)品市場(chǎng)，電子設(shè)計(jì)人員需要更加實(shí)用，快捷的EDA工具，</p><p>　　使用統(tǒng)一的集成化設(shè)計(jì)環(huán)境，改變傳統(tǒng)設(shè)計(jì)思路，即優(yōu)先考慮具體物理實(shí)現(xiàn)方式，而將精力集中到設(shè)計(jì)構(gòu)思、方案比較和尋找最優(yōu)化設(shè)計(jì)等方面，以最快的速度開發(fā)出性能優(yōu)良、質(zhì)量一流的電子產(chǎn)品。今天的EDA工具將向著功能強(qiáng)大、簡(jiǎn)單易學(xué)、使用方便的方向發(fā)展。</p><p>　

10、　今天，電子系統(tǒng)和電路的集成規(guī)模越來(lái)越大，幾乎不可能直接面向版圖做設(shè)計(jì)，若要找出版圖中的錯(cuò)誤，更是難上加難。將設(shè)計(jì)者的精力從繁瑣的版圖設(shè)計(jì)和分析中轉(zhuǎn)移到設(shè)計(jì)前期的算法開發(fā)和功能驗(yàn)證上，這是設(shè)計(jì)綜合工具要達(dá)到的目的。高層次設(shè)計(jì)綜合工具可以將低層次的硬件設(shè)計(jì)一起轉(zhuǎn)換到物理級(jí)的設(shè)計(jì)，實(shí)現(xiàn)不同層次的不同形式的設(shè)計(jì)描述轉(zhuǎn)換，通過(guò)各種綜合算法實(shí)現(xiàn)設(shè)計(jì)目標(biāo)所規(guī)定的優(yōu)化設(shè)計(jì)。</p><p><b>　　引言 <

11、;/b></p><p><b>　　EDA簡(jiǎn)介</b></p><p>　　EDA（Electronics Design Automation）技術(shù)，就是以大規(guī)模可編程邏輯器件為設(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開發(fā)軟件，自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)

12、的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化，邏輯布局布線、邏輯仿真，直至完成對(duì)于特定目標(biāo)芯片的一門新技術(shù)。</p><p>　　利用EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)，具有以下幾個(gè)特點(diǎn)：①用軟件的方式設(shè)計(jì)硬件；②用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動(dòng)完成的；③設(shè)計(jì)過(guò)程中可用有關(guān)軟件進(jìn)行仿真；④系統(tǒng)可現(xiàn)場(chǎng)編程，在線升級(jí)；⑤整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。因此，EDA技術(shù)是現(xiàn)代

13、電子設(shè)計(jì)的發(fā)展趨勢(shì)。</p><p>　　Verilog HDL簡(jiǎn)介</p><p>　　Verilog HDL(Hardware Description Language)是目前應(yīng)用最為廣泛的硬件描述語(yǔ)言之一，被IEEE采納為 STD.1364-1995和IEEE STD。1364-2001可以進(jìn)行算法級(jí)（Algorithm）、寄存器傳輸級(jí)（RTL）、邏輯級(jí)（Logic）、門級(jí)（Layo

14、ut）等各個(gè)層次的電路設(shè)計(jì)和描述。采用Verilog HDL進(jìn)行電路設(shè)計(jì)與工藝性無(wú)關(guān)，這使得設(shè)計(jì)者在進(jìn)行電路設(shè)計(jì)時(shí)可以不必過(guò)多考慮工藝實(shí)現(xiàn)的具體細(xì)節(jié)，設(shè)計(jì)者只需要利用計(jì)算機(jī)的強(qiáng)大功能，在EDA工具的支持下，通過(guò)Verilog HDL的描述，完成數(shù)字電路和系統(tǒng)的設(shè)計(jì)即可，從而提高了設(shè)計(jì)效率，降低了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。</p><p>　　MAX+plusII簡(jiǎn)介</p><p>　　MAX+p

15、lusII開發(fā)系統(tǒng)是美國(guó)Altera公司自行設(shè)計(jì)的CAD軟件平臺(tái)，是CAD的開發(fā)系統(tǒng)，具有易學(xué)易用的特點(diǎn)。MAX+plusII的全稱是Multiple Array Matrix and Programmable Logic User System,該系統(tǒng)將數(shù)字電路設(shè)計(jì)集成在一個(gè)環(huán)境內(nèi)，允</p><p>　　許多種輸入方式輸入設(shè)計(jì)邏輯文件，經(jīng)過(guò)系統(tǒng)編譯、綜合等操作，對(duì)設(shè)計(jì)進(jìn)行功能模擬，對(duì)數(shù)字電路的設(shè)計(jì)實(shí)現(xiàn)同步模擬

16、分析，延時(shí)時(shí)間分析，編譯，最后將編譯好的電路分配到一個(gè)或多個(gè)器件中。</p><p>　　MAX+plusII 設(shè)計(jì)電路的過(guò)程有四個(gè)階段：</p><p>　　設(shè)計(jì)輸入：有多種輸入方式，原理圖設(shè)計(jì)輸入，硬件描述語(yǔ)言設(shè)計(jì)輸入，波形輸入，底層設(shè)計(jì)輸入 ，層次設(shè)計(jì)輸入。</p><p>　　設(shè)計(jì)處理：完成設(shè)計(jì)后，就要對(duì)用戶編輯的文件進(jìn)行編譯，MAX+plusII提供了功能

17、強(qiáng)大的編譯器。</p><p>　　設(shè)計(jì)校驗(yàn)：提供給用戶仿真分析和定時(shí)分析的功能。仿真的結(jié)果可在*.SCF文件中查看，并可對(duì)應(yīng)輸入波形檢驗(yàn)是否與理論相符合。定時(shí)分析主要計(jì)算器件節(jié)點(diǎn)間的延時(shí)。</p><p>　　器件編程：將所設(shè)計(jì)的電路燒錄到芯片中。</p><p><b>　　設(shè)計(jì)說(shuō)明</b></p><p><

18、b>　　設(shè)計(jì)思路</b></p><p>　　本次課題是設(shè)計(jì)繞線機(jī)，數(shù)碼管計(jì)數(shù)之前，使能端為低電平，雙色點(diǎn)陣顯示GO，通過(guò)撥碼開關(guān)給使能端一個(gè)高電平，數(shù)碼管以1HZ的頻率開始繞小圈并計(jì)數(shù)計(jì)數(shù)，同時(shí)雙色點(diǎn)陣顯示X，當(dāng)計(jì)數(shù)到10時(shí)，第一組數(shù)碼管保持10不變；第二組數(shù)碼管以0.5HZ頻率從0計(jì)數(shù)到20開始繞中圈，雙色點(diǎn)陣顯示Z，計(jì)數(shù)到20時(shí)，數(shù)碼管保持20不變；第三組數(shù)碼管以0.25HZ頻率從0計(jì)數(shù)到

19、30開始繞大圈，雙色點(diǎn)陣顯示D，計(jì)數(shù)到30時(shí)，數(shù)碼管保持不變，繞線結(jié)束，蜂鳴器有間歇的響5s,（響5次，每次響1s然后停1s）同時(shí)雙色點(diǎn)陣顯示END，程序結(jié)束。</p><p><b>　　模塊介紹</b></p><p><b>　　3 </b></p><p><b>　　輸入信號(hào)的功能：</b>

20、</p><p>　　CLK1: 1HZ,繞小圈時(shí)的頻率，蜂鳴器的頻率</p><p>　　CLK2： 0.5HZ,繞中圈時(shí)的頻率</p><p>　　CLK3: 0.25HZ，繞大圈時(shí)的頻率</p><p>　　CLK4: 4096HZ,雙色點(diǎn)陣和動(dòng)態(tài)數(shù)碼管的頻率</p><p>　　CRN: 使能端，/動(dòng)和

21、復(fù)位</p><p>　　ROW: 雙色點(diǎn)陣行</p><p>　　RA: 雙色點(diǎn)陣列</p><p>　　SS： 動(dòng)態(tài)數(shù)碼管位選輸入端</p><p>　　Q: 動(dòng)態(tài)數(shù)碼管段選輸入端</p><p>　　FM: 蜂鳴器輸入端</p><p><b>　　真值表</

22、b></p><p><b>　　.</b></p><p>　　第二章 Verilog HDL 程序設(shè)計(jì)</p><p>　　2.1 源程序</p><p>　　module raoxianji(CLK1,CLK2,CLK3,CLK4,,SS,Q,ROW,RA,FM,CRN);</p>&l

23、t;p>　　input CLK4,CLK1,CLK2,CLK3,CRN;</p><p>　　output[8:1] ROW,RA;</p><p>　　output[2:0]SS;</p><p>　　output[6:0]Q;</p><p>　　output FM;</p><p><b>　　r

24、eg FM;</b></p><p>　　reg[2:0]SS;</p><p>　　reg[6:0]Q;</p><p>　　reg[8:1] ROW,RA;</p><p>　　reg[4:0] Q1,Q2,Q3;</p><p>　　reg[2:0]T;</p><p>　　r

25、eg[4:0]M;</p><p>　　reg[3:0]COUT;</p><p>　　always@(posedge CLK1 ) //十進(jìn)制計(jì)數(shù)器，CLK1=1HZ</p><p><b>　　begin</b></p><p>　　if(~CRN) Q1=5'b00000;</p&

26、gt;<p>　　else if (Q1<=9) Q1=Q1+1;</p><p><b>　　else </b></p><p>　　begin Q1=5'b01010;end</p><p><b>　　end</b></p><p>　　always@(posedg

27、e CLK2) //二十進(jìn)制計(jì)數(shù)器，CLK=0.5HZ</p><p><b>　　begin</b></p><p>　　if(~CRN)Q2=5'b00000;</p><p>　　else if(Q1<5'b01010)Q2=5'b00000;</p><p>

28、;　　else if(Q1==5'b01010)</p><p><b>　　begin</b></p><p>　　if(Q2<=5'b10011)Q2=Q2+1;</p><p>　　else Q2=5'b10100;end</p><p><b>　　end</b>

29、;</p><p>　　always@(posedge CLK3) //三十進(jìn)制計(jì)數(shù)器，CLK=0.25HZ</p><p><b>　　begin</b></p><p>　　if(~CRN)Q3=5'b00000;</p><p>　　else if(Q2<5'b10100)

30、Q3=5'b00000;</p><p>　　else if(Q2==5'b10100)</p><p><b>　　begin</b></p><p>　　if(Q3<=5'b11101)Q3=Q3+1;</p><p>　　else Q3=5'b11110;end</p&g

31、t;<p><b>　　end</b></p><p>　　always @(posedge CLK4) //雙色點(diǎn)陣</p><p><b>　　begin</b></p><p><b>　　T=T+1;</b></p><p>　　if((

32、Q1>=5'b00001)&&(Q1<=5'b01010)&&(Q2==5'b00000)) //顯示X </p><p><b>　　begin</b></p><p><b>　　case(T)</b></p><p>　　0:be

33、gin ROW=8'b11111110;RA=8'b10000001;end</p><p>　　1:begin ROW=8'b11111101;RA=8'b01000010;end</p><p>　　2:begin ROW=8'b11111011;RA=8'b00100100;end</p><p>　　3:beg

34、in ROW=8'b11110111;RA=8'b00011000;end</p><p>　　4:begin ROW=8'b11101111;RA=8'b00011000;end</p><p>　　5:begin ROW=8'b11011111;RA=8'b00100100;end</p><p>　　6:begi

35、n ROW=8'b10111111;RA=8'b01000010;end</p><p>　　7:begin ROW=8'b01111111;RA=8'b10000001;end </p><p><b>　　endcase</b></p><p><b>　　end</b></p&g

36、t;<p>　　else if(Q1==5'b01010&&Q2<=5'b10100&&Q3==5'b00000) //顯示Z</p><p><b>　　begin</b></p><p><b>　　case(T)</b></p><p>

37、　　0:begin ROW=8'b11111110;RA=8'b11111111;end</p><p>　　1:begin ROW=8'b11111101;RA=8'b01000000;end</p><p>　　2:begin ROW=8'b11111011;RA=8'b00100000;end</p><p>　

38、　3:begin ROW=8'b11110111;RA=8'b00010000;end</p><p>　　4:begin ROW=8'b11101111;RA=8'b00001000;end</p><p>　　5:begin ROW=8'b11011111;RA=8'b00000100;end</p><p>　　

39、6:begin ROW=8'b10111111;RA=8'b00000010;end</p><p>　　7:begin ROW=8'b01111111;RA=8'b11111111;end</p><p><b>　　endcase</b></p><p><b>　　end</b><

40、;/p><p>　　else if(Q1==5'b01010&&Q2==5'b10100&&Q3<5'b11110) //顯示D</p><p><b>　　begin</b></p><p><b>　　case(T)</b></p><p&

41、gt;　　0:begin ROW=8'b11111110;RA=8'b00001110;end</p><p>　　1:begin ROW=8'b11111101;RA=8'b00010010;end</p><p>　　2:begin ROW=8'b11111011;RA=8'b00100010;end</p><p&g

42、t;　　3:begin ROW=8'b11110111;RA=8'b01000010;end</p><p>　　4:begin ROW=8'b11101111;RA=8'b01000010;end</p><p>　　5:begin ROW=8'b11011111;RA=8'b00100010;end</p><p>

43、;　　6:begin ROW=8'b10111111;RA=8'b00010010;end</p><p>　　7:begin ROW=8'b01111111;RA=8'b00001110;end</p><p><b>　　endcase</b></p><p><b>　　end</b>

44、</p><p>　　else begin ROW=8'b11111111;RA=8'b00000000;end</p><p><b>　　end</b></p><p>　　always@(posedge CLK4) //動(dòng)態(tài)數(shù)碼管</p><p><b>　　begi

45、n</b></p><p>　　if(SS<=3'b100)SS=SS+1;</p><p>　　else SS=3'b000;</p><p><b>　　end</b></p><p>　　always@(SS)</p><p><b>　　begi

46、n</b></p><p><b>　　case(SS)</b></p><p>　　1:begin if(Q1==5'b00000)M=5'b00000;</p><p>　　else if((Q1>5'b00000)&&(Q1<=5'b01001)) M=Q1;<

47、/p><p>　　else M=5'b00000;end</p><p>　　0:begin if(Q1==5'b01010) M=5'b00001;</p><p>　　else M=5'b00000;end</p><p>　　3:begin if(Q1==5'b01010&&Q2<

48、;=5'b01001) M=Q2;</p><p>　　else if((Q2>=5'b01010)&&(Q2<=5'b10011))M=Q2-5'b01010;</p><p>　　else M=5'b00000;end</p><p>　　2:begin if((Q2>=5'b01

49、010)&&(Q2<=5'b10011)) M=5'b00001;</p><p>　　else if(Q2==5'b10100)M=5'b00010;</p><p>　　else M=5'b00000; end </p><p>　　5:begin if((Q2==5'b1

50、0100)&&(Q3<=5'b01001))M=Q3;</p><p>　　else if((Q3>=5'b01010)&&(Q3<=5'b10011))M=Q3-5'b01010;</p><p>　　else if((Q3>=5'b10100)&&(Q3<=5'

51、b11101))M=Q3-5'b10100;</p><p>　　else M=5'b00000;end</p><p>　　4:begin if ((Q3>=5'b01010)&&(Q3<=5'b10011))M=5'b00001;</p><p>　　else if((Q3>=5'

52、b10100)&&(Q3<=5'b11101))M=5'b00010;</p><p>　　else if(Q3==5'b11110)M=5'b00011;</p><p>　　else M=5'b00000;end</p><p><b>　　endcase</b></p&g

53、t;<p><b>　　end</b></p><p>　　always@(M)</p><p><b>　　begin</b></p><p><b>　　case(M)</b></p><p>　　0:Q=7'b0111111;</p>

54、<p>　　1:Q=7'b0000110;</p><p>　　2:Q=7'b1011011;</p><p>　　3:Q=7'b1001111;</p><p>　　4:Q=7'b1100110;</p><p>　　5:Q=7'b1101101;</p><p>　

55、　6:Q=7'b1111101;</p><p>　　7:Q=7'b0000111;</p><p>　　8:Q=7'b1111111;</p><p>　　9:Q=7'b1101111;</p><p><b>　　endcase</b></p><p><

56、b>　　end</b></p><p>　　always@(posedge CLK1) //蜂鳴器</p><p><b>　　begin</b></p><p>　　if (Q3<5'b11110) begin FM=0;COUT=0;end</p><p>　　else i

57、f(COUT<'b0010)</p><p>　　begin COUT=COUT+1; FM=1;end</p><p>　　else if(COUT>='b0010&&COUT<'b0100) </p><p>　　begin COUT=COUT+1;FM=0;end</p><p>

58、;　　else if(COUT>='b0100&&COUT<'b0110)</p><p>　　begin COUT=COUT+1;FM=1;end</p><p>　　else if(COUT>='b0110&&COUT<'b1000)</p><p>　　begin COUT

59、=COUT+1;FM=0;end</p><p>　　else if(COUT>='b1000&&COUT<'b1010)</p><p>　　begin COUT=COUT+1;FM=1;end</p><p>　　else if (COUT>=1010&&COUT<1100)</p&g

60、t;<p>　　begin COUT=COUT+1;FM=0;end</p><p>　　else if(COUT>=1100&&COUT<1110)</p><p>　　begin COUT=COUT+1;FM=1;end</p><p>　　else FM=0;</p><p><b>

61、　　end</b></p><p><b>　　endmodule</b></p><p>　　2.2 原理圖結(jié)構(gòu)</p><p><b>　　波形圖仿真</b></p><p>　　第三章 管腳鎖定及硬件連接</p><p>　　3.1 管腳鎖定及硬件連接&l

62、t;/p><p><b>　　第四章 總結(jié)</b></p><p><b>　　總結(jié)</b></p><p>　　通過(guò)這次設(shè)計(jì)，初步對(duì)EDA有了一個(gè)了解，掌握了一門新的知識(shí)，鍛煉了自己的能力，也使以前學(xué)的知識(shí)得到了鞏固，更體會(huì)到了自己獨(dú)立完成一個(gè)項(xiàng)目后的輕松和興奮。</p><p>　　經(jīng)過(guò)這次課程設(shè)

63、計(jì)我主要學(xué)會(huì)了用Verilog HDL編寫程序，并進(jìn)行波形仿真，最后通過(guò)試驗(yàn)箱對(duì)自己設(shè)計(jì)的程序進(jìn)行驗(yàn)證。本次課設(shè)對(duì)我困難最大的莫過(guò)于編寫程序了，由于C++語(yǔ)言和數(shù)電的知識(shí)不扎實(shí)，導(dǎo)致了我編寫程序時(shí)困難重重，開始根本無(wú)從下手，后來(lái)編出的一些程序也都盡是錯(cuò)誤，最后通過(guò)我的仔細(xì)專研和同學(xué)的幫助終于成功完成了程序的編寫。而試驗(yàn)箱驗(yàn)證程序的過(guò)程又考驗(yàn)了我的實(shí)際動(dòng)手能力和耐心，最終我成功的驗(yàn)證出了我所設(shè)計(jì)的是正確的，此時(shí)我激動(dòng)不已，感覺自己的付出終

64、于得到了回報(bào)。</p><p>　　這次課程設(shè)計(jì)使我受益良多，不僅提高了我的學(xué)習(xí)能力，設(shè)計(jì)思考的能力，更使我克服了對(duì)新事物的恐懼心理。感謝學(xué)?？梢詾槲覀兲峁┻@樣一次提高自己的機(jī)會(huì)，另外還需要感謝陳白和鄭兆兆兩位老師耐心的指導(dǎo)與幫助，使課設(shè)能夠更加順利的完成。</p><p><b>　　參考文獻(xiàn)</b></p><p>　　《數(shù)字電子技術(shù)基礎(chǔ)》