數(shù)字頻率計(jì)課程設(shè)計(jì)實(shí)習(xí)報告

上傳人：奔*** IP屬地：河北更新時間：2024-04-01 格式：doc 頁數(shù)：19 大?。?98.00KB 人氣指數(shù)：12 舉報 版權(quán)申訴

數(shù)字頻率計(jì)課程設(shè)計(jì)實(shí)習(xí)報告_第1頁

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文檔簡介

1、　　數(shù)字頻率計(jì)　　設(shè)計(jì)報告書　　一、設(shè)計(jì)要求　　設(shè)計(jì)一個4位十進(jìn)制數(shù)字式頻率計(jì)，最大測量范圍為10MHz。量程分10kHz、100kHz、1MHz和10MHz四檔(最大讀數(shù)分別為9．

2、999kHz、99．99kHz、999.9kHz、9999.kHz).　　量程自動轉(zhuǎn)換規(guī)則如下：　　當(dāng)讀數(shù)大于9999時，頻率計(jì)處于超量程狀態(tài)，此時顯示器發(fā)出溢出指示，下一次測量時，量程自動增大一檔，小數(shù)點(diǎn)位置隨量程變更自動移位。　　可用手動方式使量程在每次測量開始時處于最低檔。<p

3、>　　顯示方式如下：　　采用記憶顯示方式，即計(jì)數(shù)過程中不顯示數(shù)據(jù)，待計(jì)數(shù)過程結(jié)束以后，顯示計(jì)數(shù)結(jié)果，將此顯示結(jié)果保持到下一次計(jì)數(shù)結(jié)束。顯示時間應(yīng)不小于1s。　　送入信號應(yīng)是符合CMOS電路要求的脈沖波，對于小信號模擬信號應(yīng)有放大整形電路。　　二、方案設(shè)

4、計(jì)　　<1>整體思路　　所謂頻率就是周期性信號在單位時間 (1s)內(nèi)變化的次數(shù)。若在一定時間間隔 T內(nèi)測得周期性信號的重復(fù)變化次數(shù)為 N ,則頻率可表示為 f =N /T (Hz)。被測信號fx經(jīng)放大整形電路變成計(jì)數(shù)電路所要求的脈沖信號,其頻率與被測信號fx的頻率相同?；鶞?zhǔn)電路提供標(biāo)準(zhǔn)

5、時間基準(zhǔn)信號clk,其高電平持續(xù)時間 t 1 = 1 s,當(dāng) 1 s信號來到時 ,閘門電路開通 ,被測脈沖信號通過閘門電路,成為計(jì)數(shù)電路的計(jì)數(shù)脈沖 CP,計(jì)數(shù)電路開始計(jì)數(shù),直到 ls信號結(jié)束時閘門電路關(guān)閉 ,停止計(jì)數(shù)。若在閘門時間 1 s內(nèi)計(jì)數(shù)電路計(jì)得的脈沖個數(shù)為 N ,則被測信號頻率 f =NHz。控制電路的作用有兩個:一是產(chǎn)生鎖存脈沖 CLK,使顯示電路上的數(shù)字穩(wěn)定;二是產(chǎn)生清“0”脈沖,使計(jì)數(shù)電路每次測量從零開始計(jì)數(shù)。</p

6、>　　<2>時鐘信號的選擇　　設(shè)計(jì)電路中時鐘信號采用12M有源晶振產(chǎn)生，下面是12M有源晶振引腳圖：　　<3>整形電路的選擇　　整形電路中可以用運(yùn)算放大器LM311組成電壓選擇器實(shí)現(xiàn)，以下是關(guān)于此芯片的資料：<b&

7、gt;　　引腳功能：　　GROUND/GND 接地 INPUT + 正向輸入端 INPUT - 反向輸入端 OUTPUT 輸出端 BALANCE

8、; 平衡 BALANCE/STROBE 平衡/選通 V+ 電源正 V- 電源負(fù)　　NC 空腳　　LM311引腳圖　　由于LM311過于復(fù)雜

9、且此次設(shè)計(jì)要求精度不高，整形電路可以改為如下電路：　　這樣產(chǎn)生穩(wěn)定3.3V為幅值的信號送入EPM570中，對芯片起到保護(hù)作用。　　<3>設(shè)計(jì)所用核心芯片資料及其原理　　所用核心芯片為CPLD器件EPM570T100C5?；驹O(shè)計(jì)方法是借助集成開發(fā)軟件平臺quartus II 6.0，用原理圖、硬件描述

10、語言（Verilog HDL）等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。　　EPM570引腳圖：　　在Quartus II 6.0中設(shè)定的引腳分布如下：　　<4>計(jì)數(shù)譯碼原理圖：　　<5>

11、分頻選擇器原理圖：　　<6>數(shù)碼管引腳圖：　　通過Verilog HDL語言設(shè)計(jì)程序，實(shí)現(xiàn)上述原理圖功能，最終所測信號頻率以四位共陰極數(shù)碼管顯示，單位為KHz。　　三、調(diào)試　　按照分頻計(jì)、計(jì)數(shù)器、鎖存器、選擇器、譯碼器模塊

12、分別進(jìn)行編程調(diào)試、仿真；　　建立工程，把五個模塊連接，調(diào)試。針對錯誤模塊進(jìn)行修改，重新建立工程、連接模塊；　　將程序下載到EMP570中，利用數(shù)電實(shí)驗(yàn)板以及數(shù)碼管進(jìn)行調(diào)試；　　將各種器件焊接到萬用板上，連接電源進(jìn)行實(shí)際調(diào)試。　　程序代碼

13、;　　1．module ssss(b,base);　　input b;　　output reg base;　　reg [23:0]q;　　always@(posedge b)

14、;　　if(q<5999999)　　q<=q+1;　　else 　　begin　　base<=!base;q<=

15、0;　　end　　Endmodule　　2　　module Fen6M(b,base);　　inp

16、ut b;　　output reg base;　　reg [23:0]q;　　always@(posedge b)　　if(q<5999999)　　q<=q+1;

17、;　　else 　　begin　　base<=!base;q<=0;　　end　　En

18、dmodule　　3．　　module ctrl(clk,Counter_EN,Latch_EN,Counter_Clr);　　input clk;　　output Counter_EN,Latch_EN,Coun

19、ter_Clr;　　reg wire_1=0,wire_2=0;　　always @(posedge clk)　　begin　　wire_1 <= ! wire_1;

20、　end　　always @(negedge clk)　　begin　　wire_2 <= wire_1;　　end　　assi

21、gn Counter_EN = wire_1;　　assign Latch_EN = (! Counter_EN) & wire_2;　　assign Counter_Clr = (! Counter_EN) & (! Latch_EN) & (! wire_2);

22、;　　endmodule　　4．　　module counter(clk,clr,en,q,ql);　　input clk,en,clr;　　output reg[3:0] q;<p&

23、gt;　　output ql;　　assign ql=en&(q==9);　　always@(posedge clk,posedge clr)　　if(clr) q<=0;　　else <

24、p>　　if(en)　　begin　　if(q<9) q<=q+1;　　else q<=0;　　end<

25、p>　　endmodule　　5．　　module latcher(d1,d2,en,clk,q1,q2);　　input [3:0] d1,d2;　　input clk,en;</p

26、>　　output reg[3:0] q1,q2;　　always@(posedge clk)　　if(~en)　　begin　　q1<=d1;

27、　　q2<=d2;　　end　　endmodule　　6．<p&

28、gt;　　module over_select(IN,SELECT,OUT);　　input [3:0] IN;　　input SELECT;　　output reg[3:0] OUT;　　always @(SELECT)　　ca

29、se(SELECT)　　0:OUT<=IN;　　1:OUT<=10;　　endcase　　endmodule　　7．<

30、/b>　　module decode4to7(incode,outcode);　　input [3:0] incode;　　output [6:0] outcode;　　reg[6:0] outcode;　　always@(

31、incode)　　begin　　case(incode)　　4'b0000: outcode= 7'b1111110;　　4'b0001: outcode= 7'b0110000;

32、　　4'b0010: outcode= 7'b1101101; 　　4'b0011: outcode= 7'b1111001; 　　4'b0100: outcode= 7'b0110011; 　　4'b0101: outcode= 7&

33、#39;b1011011; 　　4'b0110: outcode= 7'b1011111; 　　4'b0111: outcode= 7'b1110000; 　　4'b1000: outcode= 7'b1111111;

34、　　4'b1001: outcode= 7'b1110011;　　default: outcode= 7'b1000111;　　endcase　　end

35、　Endmodule　　8.　　module Half_freq(CLK_in,CLK_out);　　input CLK_in;　　output CLK_out;　　reg

36、 CLK_out;　　always@(posedge CLK_in)　　begin　　CLK_out=~CLK_out; 　　end

37、　　Endmodule　　9.　　module fenpin(clk,fout10,fout100,fout1000);　　input clk;　　output fout10,fout100,fout1000;&

38、lt;/p>　　reg[3:0] q1,q2,q3;　　assign fout10=(q1==9);　　assign fout100=fout10&(q2==9);　　assign fout1000=fout100&(q3==9);<p&g

39、t;　　always@(posedge clk)　　if(q1<9) q1<=q1+1;　　else q1<=0;　　always@(negedge fout10)　　if(q2<9) q2<=q2+1;<p&

40、gt;　　else q2<=0;　　always@(negedge fout100)　　if(q3<9) q3<=q3+1;　　else q3<=0;　　Endmodule<p&

41、gt;　　10.　　module decode2to4(incode,outcode);　　input[1:0] incode;　　output reg[3:0] outcode;　　integer i;&l

42、t;p>　　always @(incode)　　begin　　case(incode) 　　2'b00:outcode=4'b1000;　　2'b01:outcode=4'b0100; </

43、p>　　2'b10:outcode=4'b0010;　　2'b11:outcode=4'b0001;　　endcase　　end<

44、b>　　endmodule　　11.　　module decode4to7(incode,outcode,in);　　input [3:0] incode;　　input in;</b

45、>　　output [7:0] outcode;　　reg[7:0] outcode;　　always@(incode)　　begin　　case(incode)

46、　　4'b0000: outcode[6:0]= 7'b1111110;　　4'b0001: outcode[6:0]= 7'b0110000;　　4'b0010: outcode[6:0]= 7'b1101101; 　　4'b0011:

47、outcode[6:0]= 7'b1111001; 　　4'b0100: outcode[6:0]= 7'b0110011; 　　4'b0101: outcode[6:0]= 7'b1011011; 　　4'b0110: outcode[6:0]= 7'

48、b1011111; 　　4'b0111: outcode[6:0]= 7'b1110000; 　　4'b1000: outcode[6:0]= 7'b1111111; 　　4'b1001: outcode[6:0]= 7'b1110011;

49、　　default: outcode[6:0]= 7'b1000111;　　endcase　　if(in==1) outcode[7]=1'b1;　　else outcode[7]=1'b0;

50、　　end　　endmodule　　12. 　　module mux4_1(a,b,c,d,s,out);　　input a,b,c,d;

51、　　input [1:0] s;　　output reg out;　　always @(s)　　case(s)　　2'b00:out=a;　　2'b01:

52、out=b;　　2'b10:out=c;　　2'b11:out=d;　　endcase　　endmodule　　13.&

53、lt;/b>　　module renge_counter(clk,clr,q,ql);　　input clk,clr;　　output reg [2:0] q;　　output ql;　　assign ql=(q==4);&

54、lt;/p>　　always @(posedge clk ,posedge clr)　　if(clr)　　q<=0;　　else if(q<4)<b&

55、gt;　　q<=q+1;　　else q<=0;　　endmodule　　總體電路圖　　四、測試數(shù)據(jù)與實(shí)驗(yàn)結(jié)果<b&

56、gt;　　五、心得體會　　我們小組的實(shí)習(xí)題目是數(shù)字式頻率計(jì)。該項(xiàng)目主要是通過verilog語言編程后進(jìn)行焊接完成。我們在十七十八號兩天對verilogHDL語言設(shè)計(jì)進(jìn)行了學(xué)習(xí)與鞏固，從十九號正式開始數(shù)字式頻率計(jì)的設(shè)計(jì)，二十一號編程驗(yàn)收通過，開始處理外部信號的測試，即穩(wěn)壓工作。之后進(jìn)行PCB圖的制作。從二十四號開始焊接電路板，于二十七號完成所有工作。&l

57、t;p>　　在剛開始編程的時候，對于verilogHDL語言這種新知識要花一段時間來消化，所以在編寫頻率計(jì)的代碼時遇到很多問題，但是經(jīng)過我們查找資料和激烈的討論后終于解決了問題。通過自我學(xué)習(xí)以及其他方式我們了解到了計(jì)數(shù)器分頻器譯碼器等模塊的編譯方式，學(xué)到了很多Verilog的有用的知識點(diǎn)。從二十四號開始的焊接由于之前電子工藝實(shí)習(xí)時焊接過幾百個點(diǎn)，所以最后的焊接工作還比較順利。同時經(jīng)過這幾天的焊接，在某種程度上又鍛煉了我們的動手能力

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