汽車尾燈控制電路課程設(shè)計(jì)

1、<p><b>　　1. 綜 述</b></p><p>　　本課題要求設(shè)計(jì)一個(gè)汽車尾燈的控制電路。該電路是用于反映汽車在運(yùn)行時(shí)的狀態(tài)，汽車尾部左右兩側(cè)各有3個(gè)指示燈。當(dāng)接通左轉(zhuǎn)、右轉(zhuǎn)、剎車和正常行駛時(shí)，指示燈按照指定要求閃爍。假設(shè)汽車尾燈左右兩側(cè)各有三個(gè)指示燈（用發(fā)光二極管模擬），要求是：汽車正常遠(yuǎn)行時(shí)指示燈全滅；右轉(zhuǎn)彎時(shí)，右側(cè)3個(gè)指示燈按右循環(huán)順序點(diǎn)亮；左轉(zhuǎn)彎時(shí)左側(cè)三個(gè)指示燈按

2、左循環(huán)順序點(diǎn)亮；臨時(shí)剎車時(shí)所有指示燈同時(shí)閃爍。經(jīng)過以上所述的設(shè)計(jì)內(nèi)容及要求的分析，可以將電路分為以下幾部分：</p><p>　　首先，通過555定時(shí)器產(chǎn)生頻率為1Hz的脈沖信號(hào)，該脈沖信號(hào)用于提供給觸發(fā)器和剎車時(shí)的輸入信號(hào)。</p><p>　　觸發(fā)器用于產(chǎn)生三進(jìn)制的的循環(huán)信號(hào)，此信號(hào)提供左轉(zhuǎn)、右轉(zhuǎn)的原始信號(hào)。</p><p>　　左轉(zhuǎn)、右轉(zhuǎn)的原始信號(hào)通過6個(gè)與門

3、以及電鍵提供的高低電位信號(hào)，將原始信號(hào)分別輸出到左、右的3個(gè)汽車尾燈上。這部分電路起到信號(hào)分揀的作用。</p><p>　　分揀之后的信號(hào)通過與門，實(shí)現(xiàn)與剎車左、右轉(zhuǎn)電鍵信號(hào)的之間選擇。最終得到的信號(hào)即可輸出到發(fā)光二極管上，實(shí)現(xiàn)所需功能。設(shè)計(jì)本電路是考慮了三種以上的設(shè)計(jì)方案。這幾種方案的不同在于產(chǎn)生三進(jìn)制計(jì)數(shù)器。</p><p>　　理論部分已用Multisim7軟件進(jìn)行仿真，并且達(dá)到設(shè)計(jì)

4、要求。</p><p>　　實(shí)際部分在電子實(shí)驗(yàn)室和同組的成員在老師的指導(dǎo)下一進(jìn)行模擬，能夠達(dá)到理論設(shè)計(jì)要求。</p><p>　　在設(shè)計(jì)的過程中應(yīng)該本著元件通用化，成品化，以滿足大規(guī)模生產(chǎn)的要求，以便在日后產(chǎn)品的更新維護(hù)能夠更好的方便的進(jìn)行。同時(shí)也要盡量減少設(shè)計(jì)過程中競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象出先的概率。使產(chǎn)品在使用過程中能夠穩(wěn)定的運(yùn)行，達(dá)到良好的無故障率。二者必須達(dá)到一定的標(biāo)準(zhǔn)，才能在工廠進(jìn)行量產(chǎn)。&

5、lt;/p><p>　　2. 方案設(shè)計(jì)與分析</p><p>　　方案一：該方案通過74LS160或74LS161計(jì)數(shù)器構(gòu)成能產(chǎn)生00、01、10三種狀態(tài)循環(huán)的信號(hào)。</p><p>　　方案二：通過雙 J-K 觸發(fā)器 74LS76來產(chǎn)生00、01、10的三種狀態(tài)信號(hào)</p><p>　　方案三：通過D觸發(fā)器產(chǎn)生00、01、10的三種狀態(tài)信號(hào) &

6、lt;/p><p>　　方案四：通過T觸發(fā)器產(chǎn)生00、01、100的三種狀態(tài)信號(hào)</p><p>　　第一種方案非常簡(jiǎn)單，但是該方案在模擬時(shí)發(fā)現(xiàn)，由于計(jì)數(shù)器的競(jìng)爭(zhēng)冒險(xiǎn)的存在，使得尾燈在閃爍時(shí)總會(huì)出現(xiàn)不自然的中間過程。所以不推薦使用，相對(duì)的是第二種方案，效果是最好的，但設(shè)計(jì)起來比較復(fù)雜，需要極大的細(xì)心和耐心，最后我們決定采用第三種方案，設(shè)計(jì)的復(fù)雜程度適中，而且達(dá)到了預(yù)期的設(shè)計(jì)目的</p&g

7、t;<p>　　3．電路設(shè)計(jì)框圖及功能描述</p><p><b>　　表3.1系統(tǒng)框圖</b></p><p>　　表3.2 尾燈與汽車運(yùn)行狀態(tài)表 </p><p>　　電路組成及工作原理：經(jīng)過以上所述的設(shè)計(jì)內(nèi)容及要求的分析，可以將電路分為以下幾部分：</p><p>　　首先，通過555定時(shí)器產(chǎn)生頻率為

8、1Hz的脈沖信號(hào)，該脈沖信號(hào)用于提供給D觸發(fā)器和剎車時(shí)的輸入信號(hào)。</p><p>　　2個(gè)D觸發(fā)器用于產(chǎn)生三端輸出的00、01、10的循環(huán)信號(hào)經(jīng)過74LS138譯碼器，將信號(hào)轉(zhuǎn)換為左轉(zhuǎn)、右轉(zhuǎn)的原始信號(hào)，這部分電路起到信號(hào)分揀的作用。。</p><p>　　左轉(zhuǎn)、右轉(zhuǎn)的原始信號(hào)通過6個(gè)與門以及非門提供的高低電位信號(hào)，將原始信號(hào)分別輸出到左、右的3個(gè)汽車尾燈上。</p><

9、;p>　　控制電路主要是將電路的四個(gè)狀態(tài)分離出來，以產(chǎn)生不同的工作狀態(tài)。最終使電路能夠得到的信號(hào)即可輸出到發(fā)光二極管上，實(shí)現(xiàn)所需功能。</p><p>　　4．電路原理設(shè)計(jì)及參數(shù)計(jì)算</p><p>　　4.1由555定時(shí)器構(gòu)成的多諧振蕩器： </p><p>　　由555定時(shí)器構(gòu)成的多諧振蕩器時(shí)輸出頻率為：</p><p>　　G故電

10、路的震蕩周期為</p><p><b>　　震蕩頻率為</b></p><p>　　,經(jīng)過計(jì)算，這里選擇=2.28K歐姆，=6K歐姆，C=100u法拉，則輸出信號(hào)為1茲（周期為1秒）</p><p><b>　　圖4.1.1</b></p><p><b>　　對(duì)其進(jìn)行調(diào)試如圖：</

11、b></p><p><b>　　圖4.1.2</b></p><p>　　4.2 D觸發(fā)器邏輯電路：</p><p>　　由于汽車左或右轉(zhuǎn)彎時(shí) , 三個(gè)指示燈循環(huán)點(diǎn)亮 , 所以用三進(jìn)制計(jì)數(shù)器控制譯碼器電路順序輸出低電平，從而控制尾燈按要求點(diǎn)亮。由此得出在每種運(yùn)行狀態(tài)下，各指示燈與各給定條件 (SI 、S0 、 CP 、 Q1 、 Q0

12、)的關(guān)系 , 即邏輯功能表如</p><p>　　表4.2.1所示 ( 表中0表示燈滅狀態(tài) ,1表示燈亮狀態(tài) )</p><p>　　其狀態(tài)圖如下圖所示，在初始狀態(tài)時(shí)為00，所以要經(jīng)過一個(gè)脈沖周期進(jìn)入循環(huán)，而在整個(gè)工作過程中周期信號(hào)是一直和本電路連接的，不會(huì)出現(xiàn)循環(huán)外的11狀態(tài)，所以不用擔(dān)心出現(xiàn)不穩(wěn)定狀態(tài)，也就是說從接入電源開始電路就是一直處在循環(huán)中的。</p><p&

13、gt;　　圖4.2.1狀態(tài)轉(zhuǎn)換圖</p><p>　　完成D觸發(fā)器的組裝并對(duì)其進(jìn)行仿真，用LED對(duì)起進(jìn)行檢測(cè)發(fā)現(xiàn)用與門進(jìn)行仿真結(jié)果與設(shè)計(jì)目的不一致，對(duì)起進(jìn)行分析得出出現(xiàn)冒險(xiǎn)--競(jìng)爭(zhēng)現(xiàn)象，即用與非門和反相器進(jìn)行替換問題得到很好的解決。</p><p>　　圖4.2.2狀態(tài)轉(zhuǎn)換實(shí)際電路</p><p>　　汽車尾燈電路如表4.1所示，74LS138 的三個(gè)輸入端、、分別

14、接 、、，而是三進(jìn)制計(jì)數(shù)器的輸出端。當(dāng) =0，使能信號(hào) A = G = 1， 計(jì)數(shù)器的狀態(tài)為 00，01，10 時(shí)，74LS138 對(duì)應(yīng)的輸出端、、 依次為 0 有效（、、信號(hào)為 “1”無效），即反相器 G1-G3 的輸出端也依次為 0，故指示燈 D1 → D2 → D3 按順序點(diǎn)亮示意汽車右轉(zhuǎn)彎。若上述條件不變，而 =1，則 74LS138 對(duì)應(yīng)的輸出端 、、依次為0有效，即反相器 G4-G6 的輸出端依次為 0，故指示燈D4 → D

15、5 → D6 按順序點(diǎn)亮，示意汽車左轉(zhuǎn)彎。當(dāng) G = 0，A = 1 時(shí)，74LS138 的輸出端全為1，G6-G1 的輸出端也全為1， 指示燈全滅； 當(dāng)G = 0,A = CP 時(shí)，指示燈隨 CP 的頻率閃爍。</p><p>　　4.3左轉(zhuǎn)右轉(zhuǎn)控制電路：</p><p>　　用譯碼器及邏輯電路來實(shí)現(xiàn)。</p><p>　　A、B、C是譯碼器的輸入端，C是高位輸入

16、，B、A依次，當(dāng) C為高電平有效時(shí)驅(qū)動(dòng)、、（右轉(zhuǎn)）；而C為低電平時(shí)驅(qū)動(dòng)、、（左轉(zhuǎn)）。</p><p>　　、、、、、、、是譯碼器的輸出端</p><p><b>　　圖4.3.1</b></p><p>　　4.4剎車和正常行駛控制電路：</p><p>　　表4.4開關(guān)控制邏輯圖</p><p>

17、;　　對(duì)于開關(guān)控制電路，設(shè) 74LS138 和顯示驅(qū)動(dòng)電路的使能端信號(hào)分別為 G 和 A，根據(jù)總 體邏輯功能表分析及組合得 G、A 與給定條件 (S1、S0、CP) 的真值表，如表4.4所示。由表4.4經(jīng)過整理得邏輯表達(dá)式：</p><p>　　由上式得開關(guān)控制電路,如圖 4.4 所示。</p><p>　　圖4.4開關(guān)控制電路</p><p><b>　

18、　5.最后電路原理圖</b></p><p>　　總體電路如圖5-1所示，將電路接通后，分別根據(jù)要求輸入符合要求的脈沖，觀察到了汽車尾燈的控制現(xiàn)象。電路原理圖如下：</p><p><b>　　圖5.1</b></p><p><b>　　結(jié)論</b></p><p>　　汽車尾燈控制電

19、路是一種應(yīng)用極為廣泛的設(shè)備，具有極好的性價(jià)比。在進(jìn)行設(shè)計(jì)的過程中，發(fā)現(xiàn)整個(gè)電路的結(jié)構(gòu)并不是太復(fù)雜。整個(gè)電路主要由四部分組成：時(shí)鐘脈沖發(fā)生器，觸發(fā)器，邏輯控制門及發(fā)光管驅(qū)動(dòng)電路。</p><p>　　其中，時(shí)鐘脈沖發(fā)生器在電路中有極重要的作用，能夠通過計(jì)算得到需要的脈沖，使其發(fā)出不同的頻率產(chǎn)生不一樣的脈沖。這樣才能使電路更好的工作，是控制發(fā)光管的一項(xiàng)主要裝置之一。而在這之中，如何設(shè)置電容和電阻就顯得至關(guān)重要。其次，

20、準(zhǔn)確地設(shè)定邏輯控制門也很重要，直接決定了變色發(fā)光管能否正常工作以及能否達(dá)到設(shè)計(jì)的要求。再次，對(duì)脈沖分配器的選擇也起著很大作用。</p><p>　　在設(shè)計(jì)的過程中應(yīng)該本著元件通用化，成品化，以滿足大規(guī)模生產(chǎn)的要求，以便在日后產(chǎn)品的更新維護(hù)能夠更好的方便的進(jìn)行。同時(shí)也要盡量減少設(shè)計(jì)過程中競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象出先的概率。使產(chǎn)品在使用過程中能夠穩(wěn)定的運(yùn)行，達(dá)到良好的無故障率。在焊接的過程中要保證焊接堅(jiān)固，防止在實(shí)驗(yàn)的過程中出現(xiàn)

21、短路或開路狀態(tài)，來減少實(shí)驗(yàn)中的不穩(wěn)定現(xiàn)象的出現(xiàn)。我明白了在進(jìn)行設(shè)計(jì)是要盡量的避免使用與門，而多用與非門和非門來代替與門。這樣能盡量的減少電路中出現(xiàn)冒險(xiǎn)競(jìng)爭(zhēng)現(xiàn)象，是設(shè)計(jì)出來的電路能夠更加穩(wěn)定的運(yùn)行。</p><p><b>　　課程設(shè)計(jì)體會(huì)</b></p><p>　　一周的課程設(shè)計(jì)很快就結(jié)束了，總的說來收獲不小，不能說設(shè)計(jì)的過程中是一帆風(fēng)順的，開始時(shí)是設(shè)計(jì)階段也沒太在

22、意，后來到動(dòng)手的時(shí)候覺得遇見了好多沒想到的問題，平時(shí)在書本上劃的很熟練的一些電路，當(dāng)拿到Multisim7上進(jìn)行仿真時(shí)就回錯(cuò)誤百出。開始時(shí)讓我極為的傷頭，在課程設(shè)計(jì)的第二天我專門的對(duì)Multisim7軟件進(jìn)行了操練，當(dāng)我熟悉了之后用起來就比較得心應(yīng)手了。也發(fā)現(xiàn)用計(jì)算機(jī)軟件進(jìn)行設(shè)計(jì)的好處，使產(chǎn)品的設(shè)計(jì)成本大大的降低。我想這也是最吸引我們的地方，當(dāng)真正的進(jìn)行產(chǎn)品大規(guī)模生產(chǎn)時(shí)利潤(rùn)是相當(dāng)大的。當(dāng)我投入設(shè)計(jì)時(shí)才發(fā)現(xiàn)樂在其中，這次實(shí)驗(yàn)是我們對(duì)書本中

23、學(xué)到的各個(gè)部分原理的一次綜合的運(yùn)用，在書本中我們看那些原理有老師的講解我們理解起來并不一定十分的困難，但是當(dāng)我們將那些知識(shí)綜合運(yùn)用的電路的設(shè)計(jì)中確實(shí)有了很多意想不到的困難。實(shí)踐出真知，通過這次電路的設(shè)計(jì)讓我學(xué)到了書本中沒有的很多東西，我想最主要的就是一種綜合能力的提升。我認(rèn)為這樣的電路設(shè)計(jì)很有現(xiàn)實(shí)意義，這樣的教學(xué)方法對(duì)于提升同學(xué)們的綜合運(yùn)用能力也是行之有效的，是非常值得推廣的。如果在講課過程中能夠運(yùn)用部分內(nèi)容穿插一些小設(shè)計(jì)，或者讓同學(xué)們

24、自己回去設(shè)計(jì)一些小</p><p>　　在最初的設(shè)計(jì)過程中，我們一共整理出3個(gè)方案。但在實(shí)踐的過程中發(fā)現(xiàn)，在Multisim中模擬的情況和實(shí)際實(shí)踐中還是有些差異的。Multisim中的Bug也給我們帶來了很多不便，希望該軟件在后續(xù)版本中能夠得到改進(jìn)。在調(diào)試過程中，脆弱的74LS32或門的罷工使我們當(dāng)時(shí)近乎絕望，，我們一共需要7個(gè)或門。燒了兩個(gè)或門使得試驗(yàn)無法再進(jìn)行下去。還好，在74LS00和74LS04上還有幾個(gè)

25、空余的與非門和非門。我們用兩個(gè)非門和一個(gè)與非代替了原來的或門的功能。</p><p>　　由于條件所限，我這個(gè)還只是假設(shè)，并不知道是否能在實(shí)際應(yīng)用中實(shí)現(xiàn)。</p><p>　　課程設(shè)計(jì)是一個(gè)增長(zhǎng)知識(shí)的課堂，在此過程當(dāng)中不斷的認(rèn)識(shí)自己，了解自己，提高自己，無論是在學(xué)習(xí)和生活中都要有所收獲，真正的做到整個(gè)實(shí)驗(yàn)過場(chǎng)對(duì)自己整個(gè)人生都有所影響，有所回報(bào)，這樣才能使整個(gè)過程更加的有意義，也使自己的人生

26、更加的充實(shí)。在此實(shí)驗(yàn)當(dāng)中，在克服重重困難的同時(shí)也使我看到了電子學(xué)習(xí)的樂趣，為以后的學(xué)習(xí)工作打下了堅(jiān)實(shí)的基礎(chǔ)，為以后的工作與學(xué)習(xí)贏得了必要的信心與決心。 總的說來，這次課程設(shè)計(jì)還是比較順利的。只是在測(cè)試階段遇到一點(diǎn)問題，其他階段還是完全符合預(yù)定計(jì)劃的，并沒有因?yàn)槭裁磫栴}而耽誤實(shí)驗(yàn)進(jìn)程。</p><p>　　這次課程設(shè)計(jì)，雖然短暫。但卻是我們第一次的自主合作的設(shè)計(jì)電路。以前書本上的內(nèi)容第一次完完全全的在實(shí)際中

27、實(shí)現(xiàn)。在設(shè)計(jì)過程中，遇到了書本中不曾學(xué)到的情況。同時(shí)，由于是兩人合作制作，是我們學(xué)到在將來大規(guī)模電路設(shè)計(jì)中，團(tuán)體協(xié)作是多么的重要。</p><p>　　最后，感謝老師為我們提供這次的實(shí)習(xí)機(jī)會(huì)和悉心的指導(dǎo)。</p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1]康華光主編，電子技術(shù)基礎(chǔ)（數(shù)字部分）[M]，第3版，北京，高等教育出

28、版社，1988年.</p><p>　　[2]標(biāo)準(zhǔn)集成電路數(shù)據(jù)手冊(cè)TTL電路[M]，電子工業(yè)出版社.</p><p>　　[3]李士雄、丁康源主編，《數(shù)字集成電子技術(shù)教程》[M]，北京，高等教育出版社，1993年.</p><p>　　[4]蔡惟錚主編，《數(shù)字電子線路基礎(chǔ)》[M]，哈爾濱，哈爾濱工業(yè)大學(xué)出版社，1988年.</p><p>　

29、　[5]張建華主編，《數(shù)字電子技術(shù)》[M]，北京，機(jī)械工業(yè)出版社，1994年.</p><p>　　[6]閻石主編，《數(shù)字電子電路》[M]，北京，中央廣播電視大學(xué)出版社，1993年.</p><p><b>　　第1章 緒論</b></p><p><b>　　1.1 課題背景</b></p><p&

30、gt;　　隨著科技時(shí)代的進(jìn)一步發(fā)展，人們的生活也在飛速改變，各種家用電器和設(shè)備正以極快的速度進(jìn)入尋常百姓家。汽車作為一種很重要的生活工具也沒有例外地深入到人們生活的方方面面。</p><p>　　人們正以極大的熱情努力的工作并享受由此而帶來的種種便利，汽車作為高消費(fèi)的生活和生產(chǎn)資料，在滿足了人們的出行方便的同時(shí)，人們更加注重汽車本身的舒適性、可控性、便捷性和安全性。而作為汽車行車很重要的一部分——車燈控制方式很是

31、重要。而作為汽車控制的各種操作，幾乎都反映在燈的明亮和熄滅上，也是可以起到警告的作用。而作為尾燈，它有著很大的作用，無論是行車之中還是車輛在駐留的時(shí)候，都是必須有各種不同的反映的，于是，汽車尾燈的設(shè)計(jì)是很重要的。而基于傳統(tǒng)的機(jī)械和純電路的控制方式，由于它完全取決于尾燈系統(tǒng)所采用的硬件來保證它的正常工作，而一旦電路老化或者因?yàn)闄C(jī)械振動(dòng)而引起的接觸問題以及機(jī)械元件變形而不能及時(shí)觸發(fā)電路電源開關(guān)，這類問題是經(jīng)常發(fā)生，而除了選用更好的硬件系統(tǒng)元

32、件幾乎沒有別的可靠的方法來進(jìn)行避免這類故障的發(fā)生，于是，選用智能型的元件來進(jìn)行系統(tǒng)的設(shè)計(jì)，增加系統(tǒng)的穩(wěn)定性和可控制性是非常必須的。而隨著EDA技術(shù)的日益成熟，有電路自動(dòng)控制車尾燈的方式是可行的?；贓DA系統(tǒng)的電路控制方式是可靠的和可以預(yù)測(cè)的控制方式，其安全性很高，屬于智能控制的范疇。于是，在汽車上實(shí)行這種車燈控制方式是一種變化和進(jìn)步，增</p><p>　　1.2 研究的目的及意義</p><

33、;p>　　目的是一方面使我們能夠進(jìn)一步理解課程內(nèi)容，基本掌握EDA技術(shù)和系統(tǒng)知識(shí)，增加集成電路應(yīng)用知識(shí)，培養(yǎng)我們的實(shí)際動(dòng)手能力以及分析、解決問題的能力。</p><p>　　另一方面也可以是我們更好地鞏固和加深對(duì)基礎(chǔ)知識(shí)的理解，學(xué)會(huì)設(shè)計(jì)中小型數(shù)字系統(tǒng)的方法，獨(dú)立完成調(diào)試過程，增強(qiáng)我們理論聯(lián)系實(shí)際的能力，提高電路分析和設(shè)計(jì)能力。通過實(shí)踐引導(dǎo)我們?cè)诶碚撝笇?dǎo)下有所創(chuàng)新，為專業(yè)課的學(xué)習(xí)和日后工程實(shí)踐奠定基礎(chǔ)。<

34、;/p><p>　　通過設(shè)計(jì)，一方面可以加深我們對(duì)理論知識(shí)的理解，另一方面也可以提高我們考</p><p>　　慮問題的全面性，將理論知識(shí)上升到一個(gè)實(shí)踐的階段。</p><p>　　基于本課題的研究具有極大的實(shí)用性和可操作性，在實(shí)際的應(yīng)用中有廣泛的意義，用于汽車車燈控制系統(tǒng)的電路，可以極大地提高汽車的安全性和駕駛的舒適性，降低了車的故障率和危險(xiǎn)發(fā)生的概率。具有實(shí)際的應(yīng)用

35、價(jià)值，故研究本課題。</p><p>　　1.3 EDA的發(fā)展歷程及應(yīng)用</p><p>　　1.3.1 EDA的發(fā)展歷程</p><p>　　隨著集成電路和計(jì)算機(jī)技術(shù)的飛速發(fā)展，EDA（Electronic Design Automation）應(yīng)運(yùn)而生，它是一種高級(jí)、快速、有效的電子設(shè)計(jì)自動(dòng)化技術(shù)。EDA技術(shù)以計(jì)算機(jī)為工具，代替人完成數(shù)字系統(tǒng)的邏輯綜合、布局布線和

36、設(shè)計(jì)仿真等工作。設(shè)計(jì)者只需要完成對(duì)系統(tǒng)功能的描述，然后就可以由計(jì)算機(jī)來處理這些描述，得到設(shè)計(jì)結(jié)果，修改設(shè)計(jì)也很方便。利用EDA工具進(jìn)行設(shè)計(jì)，可以極大的提高設(shè)計(jì)效率。EDA技術(shù)的發(fā)展經(jīng)歷了一個(gè)由淺到深的過程。</p><p>　　20世紀(jì)70年代，隨著中小規(guī)模集成電路的開發(fā)與應(yīng)用，傳統(tǒng)的手工制圖設(shè)計(jì)電路板和集成電路的方法已經(jīng)無法滿足設(shè)計(jì)精度和效率的要求，因此人們開始進(jìn)行二維平面圖形的計(jì)算機(jī)輔助設(shè)計(jì)，以便解脫繁雜、機(jī)

37、械的版圖設(shè)計(jì)工作，這就是第一代的EDA工具。</p><p>　　到了20世紀(jì)80 年代，為了適應(yīng)電子產(chǎn)品在規(guī)模和制作上的要求，出現(xiàn)了以計(jì)算機(jī)仿真和自動(dòng)布線為核心技術(shù)的第二代EDA 技術(shù)，其特點(diǎn)是以軟件工具為核心，通過這些軟件完成產(chǎn)品開發(fā)的設(shè)計(jì)、分析、仿真、測(cè)試等各項(xiàng)工作。</p><p>　　20世紀(jì)90 年代后，隨著EDA技術(shù)繼續(xù)發(fā)展，出現(xiàn)了以高級(jí)語言描述、系統(tǒng)級(jí)仿真和綜合技術(shù)為特征的

38、第三代EDA技術(shù)，通常也稱為ESDA（Electronic System Design Automation）階段。在這個(gè)階段，人們開始追求貫徹整個(gè)設(shè)計(jì)過程的自動(dòng)化，可以從繁重的設(shè)計(jì)工作中徹底解放出來，把精力集中在創(chuàng)造性的方案與概念構(gòu)思上，從而可以提高設(shè)計(jì)效率，縮短產(chǎn)品的研制周期。</p><p>　　1.3.2 EDA技術(shù)的概念</p><p>　　EDA是電子設(shè)計(jì)自動(dòng)化（Electro

39、nic Design Automation）的縮寫，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)的完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。</p>

40、<p>　　1.3.3 EDA的應(yīng)用</p><p>　　圖1.1 EDA技術(shù)應(yīng)用范圍</p><p>　　EDA技術(shù)應(yīng)用范圍見圖1.1。當(dāng)代的EDA技術(shù)應(yīng)用于電子設(shè)計(jì)的方方面面。從一個(gè)角度來看，EDA技術(shù)可粗略分為系統(tǒng)級(jí)、電路級(jí)和物理實(shí)現(xiàn)級(jí)三個(gè)層次的輔助設(shè)計(jì)過程；從另一個(gè)角度來看，EDA技術(shù)應(yīng)包括電子設(shè)計(jì)的各個(gè)領(lǐng)域：從低頻電路到高頻電路、從線形電路到非線形電路、從模擬電路到數(shù)字

41、電路、從分立元件電路到集成電路的全部設(shè)計(jì)過程。具體來說，EDA技術(shù)大體分為三方面的應(yīng)用：</p><p>　?。?）ASIC（Application Specific Integrated Circuit，專用集成電路）設(shè)計(jì)。</p><p>　?。?）SOC（System On a Chip，系統(tǒng)芯片）設(shè)計(jì)。</p><p>　?。?）PCB（Printed Ci

42、rcuit Board，印刷電路板）設(shè)計(jì)。</p><p>　　可以說如果沒有EDA技術(shù)，今天的電子設(shè)計(jì)就沒辦法進(jìn)行。</p><p>　　1.3.4 Verilog硬件描述語言</p><p>　　隨著EDA技術(shù)的飛速發(fā)展，也由于集成電路大規(guī)模、高密度、高速度的要求，產(chǎn)生了一種新的設(shè)計(jì)方法，那就是采用硬件描述語言來設(shè)計(jì)數(shù)字電路。</p><p&

43、gt;　　Verilog HDL（Verilog Hardware Description Language）作為IEEE工業(yè)標(biāo)準(zhǔn)的硬件描述語言的一種，不僅定義了語法，而且對(duì)每個(gè)語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義，而且Verilog語言從C語言中繼承了多種操作符和結(jié)構(gòu)。所以如果有C語言的基礎(chǔ)，那么可以非?？斓恼莆誚erilog HDL的設(shè)計(jì)方法。因此對(duì)于初學(xué)者來說，使用Verilog HDL進(jìn)行電子設(shè)計(jì)是比較好的。</p>

44、<p>　　通過使用結(jié)構(gòu)級(jí)或行為級(jí)描述可以在不同的抽象層次描述設(shè)計(jì)。Verilog HDL采用自頂向下的數(shù)字電路設(shè)計(jì)方法主要包括行為領(lǐng)域、結(jié)構(gòu)領(lǐng)域、物理領(lǐng)域這三個(gè)領(lǐng)域和系統(tǒng)級(jí)、算法級(jí)、積存器傳輸級(jí)、邏輯級(jí)和電路級(jí)這五個(gè)抽象層次。</p><p>　　Verilog HDL是并發(fā)的，即具有在同一時(shí)刻執(zhí)行多任務(wù)的能力。一般來講編程語言是非并行的，但在實(shí)際硬件中，許多操作都是在同一時(shí)刻發(fā)生的，所以Veri

45、log HDL具有并發(fā)的特征。</p><p>　　Verilog HDL有時(shí)序的概念，一般來講編程語言是沒有時(shí)序概念的，但在硬件電路中從輸入到輸出總是有延遲存在的。為描述這些特征，Verilog HDL語言需要建立時(shí)序的概念，因此使用Verilog HDL除了可以描述硬件電路的功能外，還可以描述其時(shí)序要求。</p><p>　　1.4 基于EDA的FPGA/CPLD開發(fā)</p>

46、;<p>　　隨著數(shù)字集成電路和EDA技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路（ASIC）芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件，其中應(yīng)用最廣泛的屬現(xiàn)場(chǎng)可編程門陣列和復(fù)雜可編程邏輯器件。</p><p>　　現(xiàn)場(chǎng)可編程門陣列FPGA

47、（Field Programmable Gate Array）是20世紀(jì)80年代中期，由美國(guó)Xilinx公司首先推出的大規(guī)模可編程邏輯器件。由于FPGA器件采用標(biāo)準(zhǔn)化結(jié)構(gòu)，體積小、集成度高、功耗低、速度快，可無限次反復(fù)編程，已成為開發(fā)電子產(chǎn)品的首選器件。</p><p>　　運(yùn)算器、乘法器、數(shù)字濾波器等具有復(fù)雜算法的邏輯單元和信號(hào)處理單元的邏輯設(shè)計(jì)都可選用FPGA來實(shí)現(xiàn)。Xilinx公司和Altera公司最新開發(fā)

48、的先進(jìn)IP CORE（IP核），使FPGA在EDA和DSP技術(shù)領(lǐng)域的應(yīng)用更加方便。</p><p>　　復(fù)雜可編程邏輯器件CPLD（Complex Programmable Logic Device）是20世紀(jì)90年代可擦除的可編程邏輯器件EPLD（Erasable Programmable Logic Device）的改進(jìn)器件。其具有更大的與陣列和或陣列，有大量的宏單元和布線資源。</p><

49、;p>　　高速的譯碼器、多位計(jì)數(shù)器、寄存器、時(shí)序狀態(tài)機(jī)、網(wǎng)絡(luò)適配器、總線控制器等較大規(guī)模的邏輯設(shè)計(jì)可用CPLD來實(shí)現(xiàn)。</p><p>　　FPGA/CPLD 本身作為一種新器件，可以由用戶自行規(guī)定器件的邏輯功能，將大量的電路功能集成到一個(gè)芯片中，提高了系統(tǒng)的集成度和可靠性。另一方面， FPGA/CPLD的設(shè)計(jì)方法又是采用EDA 的設(shè)計(jì)方式，是從手工設(shè)計(jì)到電子設(shè)計(jì)自動(dòng)化的變換橋梁。</p>&

50、lt;p>　　1.5 本課題研究?jī)?nèi)容</p><p>　　FPGA/CPLD現(xiàn)在應(yīng)用的非常廣泛，其作為集成電路的一個(gè)研究方向，非常重要，而我們?cè)谶@方面開展的學(xué)習(xí)并不多。本文作為一個(gè)探討性的論文，為以后進(jìn)行更深入的研究打下基礎(chǔ)，本課題主要研究以下一些內(nèi)容。</p><p>　　首先，學(xué)習(xí)并基本掌握Verilog HDL的設(shè)計(jì)方法。然后，研究掌握汽車尾燈設(shè)計(jì)基本工作原理與設(shè)計(jì)方案。接下來

51、，能夠在MAX+PLUS II平臺(tái)上使用Verilog HDL進(jìn)行簡(jiǎn)單的電路設(shè)計(jì)。最后，使用GW48-CK系統(tǒng)進(jìn)行汽車尾燈電路的FPGA驗(yàn)證。</p><p>　　第2章 研究?jī)?nèi)容與設(shè)計(jì)原理</p><p>　　2.1 本課題的研究?jī)?nèi)容</p><p>　　根據(jù)實(shí)際情況分析，本課題研究的汽車尾燈控制器滿足以下基本要求：</p><p>　　當(dāng)

52、汽車正常行駛時(shí)，汽車所有尾燈均不亮；</p><p>　　當(dāng)汽車左轉(zhuǎn)彎時(shí)， 汽車左側(cè)的尾燈L1亮；</p><p>　　當(dāng)汽車右轉(zhuǎn)彎時(shí)， 汽車右側(cè)的尾燈R1亮；</p><p>　　當(dāng)汽車剎車時(shí)， 汽車所有尾燈都亮；</p><p>　　當(dāng)汽車在特殊控件控制情況下行駛時(shí)，汽車左側(cè)的尾燈L3和右側(cè)的尾燈R3亮。</p>

53、<p><b>　　2. 2 設(shè)計(jì)思路</b></p><p>　　根據(jù)系統(tǒng)設(shè)計(jì)要求，系統(tǒng)采用自頂向下的設(shè)計(jì)方法，頂層設(shè)計(jì)采用原理圖的設(shè)計(jì)方法如圖2.1所示：</p><p>　　圖2.1 頂層設(shè)計(jì)原理圖的設(shè)計(jì)方法</p><p><b>　　2.3設(shè)計(jì)方案</b></p><p>　　應(yīng)

54、用VHDL進(jìn)行自頂向下的設(shè)計(jì)，是采用可完全獨(dú)立于目標(biāo)器件芯片物理結(jié)構(gòu)的硬件描述語言。就是使用VHDL模型在所有綜合級(jí)別上對(duì)硬件設(shè)計(jì)進(jìn)行說明、建模和仿真測(cè)試。其設(shè)計(jì)流程如圖2.2所示：</p><p>　　圖2.2 應(yīng)用VHDL進(jìn)行自頂向下設(shè)計(jì)流程</p><p>　　由于VHDL設(shè)計(jì)的可移植性、EDA平臺(tái)的通用性以及與具體硬件結(jié)構(gòu)的無關(guān)性，使得前期的設(shè)計(jì)可以容易的應(yīng)用于新的設(shè)計(jì)項(xiàng)目，而且項(xiàng)

55、目設(shè)計(jì)的周期可以顯著縮短。且還具有簡(jiǎn)單易行的特性。</p><p>　　本課題關(guān)于汽車尾燈控制電路主要由幾大部分組成：顯示驅(qū)動(dòng)電路、譯碼電路、計(jì)數(shù)電路、開關(guān)控制電路、二極管模擬控制尾燈電路等。主電路主要是通過開關(guān)控制汽車尾燈的點(diǎn)亮方式，主要由74138譯碼器和74161計(jì)數(shù)器，以及與非門等器件構(gòu)成。主電路包括向左轉(zhuǎn)和向右轉(zhuǎn)兩大部分電路。</p><p>　　由于汽車正常行駛、左轉(zhuǎn)彎、右轉(zhuǎn)彎

56、、剎車和在特別控件控制下行車時(shí)，所有燈點(diǎn)亮的次序和是否點(diǎn)亮是不同的，所以可以用74138譯碼器對(duì)輸入的信號(hào)進(jìn)行譯碼，從而得到一個(gè)低電平輸出，再由這個(gè)低電平控制一個(gè)74161計(jì)數(shù)器，計(jì)數(shù)器輸出為高電平時(shí)就點(diǎn)亮不同的尾燈，從而控制尾燈按實(shí)際需要的要求點(diǎn)亮。由此得出在每種運(yùn)行狀態(tài)下，各指示燈與給定條件間的關(guān)系，即邏輯功能表如下表2.1所示。汽車尾</p><p>　　燈控制電路設(shè)計(jì)總體框圖如圖2.3所示。</p&

57、gt;<p>　　表2.1 汽車尾燈和汽車運(yùn)行狀態(tài)功能表</p><p>　　圖2.3 汽車尾燈控制電路設(shè)計(jì)總體框圖</p><p>　　2.3.1 74LS138介紹</p><p>　　74LS138 為3 線－8 線譯碼器，共有 54/74S138和 54/74LS138 兩種線路結(jié)構(gòu)型式，其工作原理如下:當(dāng)一個(gè)選通端（G1）為高電平，另兩個(gè)選通

58、端（/(G2A)和/(G2B)）為低電平時(shí)，可將地址端（A、B、C）的二進(jìn)制編碼在一個(gè)對(duì)應(yīng)的輸出端以低電平譯出。利用 G1、/(G2A)和/(G2B)可級(jí)聯(lián)擴(kuò)展成 24 線譯碼器；若外接一個(gè)反相器還可級(jí)聯(lián)擴(kuò)展成 32 線譯碼器。若將選通端中的一個(gè)作為數(shù)據(jù)輸入端時(shí)，74LS138還可作數(shù)據(jù)分配器。74LS138芯片圖形如圖2.4所示。</p><p>　　圖2.4 74 LS138芯片</p>&l

59、t;p>　　第3章 系統(tǒng)軟件設(shè)計(jì)與仿真</p><p>　　本課題汽車尾燈設(shè)計(jì)實(shí)現(xiàn)的方法就是通過開關(guān)控制所設(shè)計(jì)的電路，從而來實(shí)現(xiàn)汽車尾燈不同的點(diǎn)亮方式。達(dá)到最終的目的。</p><p>　　3.1本課題主程序設(shè)計(jì)</p><p>　　3.1.1 功能分析</p><p>　　根據(jù)狀態(tài)功能表2.1所介紹。當(dāng)汽車正常行駛時(shí)，汽車尾燈開關(guān)控制

60、信號(hào)為S2=“0”、S1=“0”、S0="0"，汽車所有尾燈滅。</p><p>　　當(dāng)汽車左轉(zhuǎn)彎時(shí)，汽車尾燈開關(guān)控制信號(hào)為S2=“0”、S1=“0”、S0="1",汽車左側(cè)尾燈L1亮。</p><p>　　當(dāng)汽車右轉(zhuǎn)彎時(shí)，汽車尾燈開關(guān)控制信號(hào)為S2=“0”、S1=“1”、S0="0",汽車右側(cè)尾燈R1亮。</p>

61、<p>　　當(dāng)汽車剎車時(shí)，汽車尾燈開關(guān)控制信號(hào)為S2=“0”、S1=“1”、S0="1",汽車所有尾燈同時(shí)亮。</p><p>　　當(dāng)汽車在特殊控件控制情況下行駛時(shí)，汽車尾燈開關(guān)控制信號(hào)為S2=“1”、S1=“0”、S0="0",汽車左側(cè)尾燈L3和右側(cè)尾燈R3亮。</p><p>　　3.1.2 數(shù)據(jù)入口</p><p&

62、gt;　　S2,S1,S0： 開關(guān)控制信號(hào)；</p><p>　　3.1.3 數(shù)據(jù)出口</p><p>　　L1： 左側(cè)尾燈L1；</p><p>　　L2： 左側(cè)尾燈L2;</p><p>　　L3： 左側(cè)尾燈L3;</p><p>　　R1： 右側(cè)尾燈R1;</p><p>

63、;　　R2： 右側(cè)尾燈R2;</p><p>　　R3： 右側(cè)尾燈R3；</p><p>　　3.14 具體實(shí)現(xiàn)程序</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY CL IS</p>

64、<p>　　PORT(S2,S1,S0: STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　L1,L2,L3,R1,R2,R3:OUT STD_LOGIC);</p><p>　　END ENTITY CL; </p><p>　　ARCHITECTURE CTRL OF CL IS</p><p>

65、;<b>　　BEGIN</b></p><p>　　PROCESS(S2,S1,S0)</p><p><b>　　BEGIN</b></p><p>　　IF(S2="0" AND S1="0" AND S0="0")THEN</p><p

66、>　　L1<='0';L2<='0';L3<='0';</p><p>　　R1<='0';R2<='0';R3<='0';</p><p>　　ELSIF(S2="0" AND S1="0" AND S0=&qu

67、ot;1")THEN</p><p>　　L1<='1';L2<='0';L3<='0';</p><p>　　R1<='0';R2<='0';R3<='0';</p><p>　　ELSIF(S2="0"

68、 AND S1="1" AND S0="0")THEN</p><p>　　L1<='0';L2<='0';L3<='0';</p><p>　　R1<='1';R2<='0';R3<='0';</p>&

69、lt;p>　　ELSIF(S2="0" AND S1="1" AND S0="1")THEN</p><p>　　L1<='1';L2<='1';L3<='1';</p><p>　　R1<='1';R2<='1';

70、R3<='1';</p><p>　　ELSIF(S2="1" AND S1="0" AND S0="0")THEN</p><p>　　L1<='0';L2<='0';L3<='1';</p><p>　　R1<

71、='0';R2<='0';R3<='1';</p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　END ARCHITECTURE CTRL;</p><p>　　3.2 MAX+PLUS II

72、軟件介紹</p><p>　　MAX+PLUS II（Multiple Array Matrix and Programmable Logic User System II）是Altera公司推出的的第三代PLD開發(fā)系統(tǒng)。使用MAX+PLUS II的設(shè)計(jì)者不需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)。設(shè)計(jì)者可以用自己熟悉的設(shè)計(jì)工具（如原理圖輸入或硬件描述語言）進(jìn)行設(shè)計(jì)，MAX+PLUS II把這些設(shè)計(jì)自動(dòng)換成最終所需的格式，其設(shè)計(jì)

73、速度非?？?。對(duì)于一般幾千門的電路設(shè)計(jì)，使用MAX+PLUS II，從設(shè)計(jì)輸入到器件編程完畢，用戶拿到設(shè)計(jì)好的邏輯電路，大約只需要幾小時(shí)。設(shè)計(jì)處理一般在幾分鐘內(nèi)完成。特別是在原理圖輸入等方面，MAX+PLUS II被公認(rèn)為是最易使用，人機(jī)界面最友善的PLD開發(fā)軟件。</p><p>　　MAX+PLUS II對(duì)硬件軟件要求低，既能在高速的大型機(jī)或工作站上使用，也可以在個(gè)人計(jì)算機(jī)上使用，既適用于UNIX，又適用于Wi

74、ndows操作系統(tǒng)。其以強(qiáng)大的邏輯綜合能力及布局布線能力見長(zhǎng)，它主要有以下一些技術(shù)特點(diǎn)：</p><p>　　(1) 廣泛的適用范圍。MAX+PLUS II除支持Altera公司的FLEX10K、FLEX8000、MAX9000、MAX7000、FLASHlogic、MAX5000、Classic系列PLD外，對(duì)其他公司的主要芯片也可進(jìn)行良好的設(shè)計(jì)開發(fā)。</p><p>　　(2) 與器件

75、結(jié)構(gòu)獨(dú)立。MAX+PLUS II提供了與器件結(jié)構(gòu)獨(dú)立的設(shè)計(jì)環(huán)境和綜合能力，用戶可以在設(shè)計(jì)過程中不考慮具體的結(jié)構(gòu)。</p><p>　　(3) 通用性強(qiáng)。MAX+PLUS II的設(shè)計(jì)環(huán)境是開放的，是符合工業(yè)標(biāo)準(zhǔn)的EDA軟件，它提供了與主流的各種EDA工具便捷的無縫接口。</p><p>　　(4) 兼容性好。MAX+PLUS II可與其他工業(yè)標(biāo)準(zhǔn)設(shè)計(jì)輸入、綜合與校驗(yàn)工具鏈接。</p&g

76、t;<p>　　(5) 集成度與自動(dòng)化程度高。MAX+PLUS II的設(shè)計(jì)輸入、處理與校驗(yàn)功能一起提供了全集成化的一套可編程邏輯開發(fā)工具。</p><p>　　(6) 擁有強(qiáng)大的幫助系統(tǒng)。MAX+PLUS II 的幫助系統(tǒng)功能完善，有豐富的圖表與設(shè)計(jì)實(shí)例，為設(shè)計(jì)帶來很大方便。</p><p>　　MAX+PLUS II作為FPGA應(yīng)用軟件中比較典型和常見的一種工具，主要有以下

77、一些模塊：</p><p>　　(1) Hierarchy Display：層次顯示。層次化顯示當(dāng)前項(xiàng)目中的設(shè)計(jì)文件。</p><p>　　(2) Graphic Editor：電路圖編輯器。當(dāng)設(shè)計(jì)輸入為電路圖輸入時(shí)，用于編輯電路原理圖。</p><p>　　(3) Symbol Editor：電路符號(hào)編輯器。編輯電路的“黑盒子”符號(hào)，用于電路原理圖的層次化設(shè)計(jì)。&

78、lt;/p><p>　　(4) Text Editor：文本編輯器。編輯文本，用于設(shè)計(jì)輸入為硬件描述語言。</p><p>　　(5) Waveform Editor：波形編輯器。編輯激勵(lì)波形，用于產(chǎn)生仿真的激勵(lì)波形以及仿真結(jié)束后觀察結(jié)果波形。</p><p>　　(6) Floorplan Editor：底層映射圖編輯器。觀察一個(gè)電路設(shè)計(jì)經(jīng)編譯后在所選器件中的映射結(jié)果

79、，必要時(shí)也可對(duì)其進(jìn)行編輯。</p><p>　　(7) Compiler：編譯器。編譯一個(gè)當(dāng)前設(shè)計(jì)項(xiàng)目，它包括了對(duì)一個(gè)設(shè)計(jì)（電路圖/硬件描述）的語法檢查、仿真數(shù)據(jù)庫的建立、邏輯綜合、向器件單元的映射、提供延遲信息、編輯文件的生成等各種處理，是MAXPLUS II軟件的核心。</p><p>　　(8) Simulator：電路模擬器。對(duì)編譯后的電路進(jìn)行模擬：因?yàn)榫幾g后的電路已經(jīng)映射到實(shí)際器

80、件中，故該模擬是“后模擬”。</p><p>　　(9) Time Analyzer：時(shí)序分析器。對(duì)當(dāng)前編譯后的電路進(jìn)行時(shí)序分析：包括做以下3種分析：延遲矩陣（Delay Matrix）分析，即分析各個(gè)源節(jié)點(diǎn)和目標(biāo)節(jié)點(diǎn)之間的傳播延遲；建立/保持矩陣（Set Up/Hold Matrix）分析，即分析信號(hào)所需的最小建立/保持時(shí)間；時(shí)序電路性能（Registered Performance）分析，即分析電路的最高工作

81、頻率等性能。</p><p>　　(10) Programmer：編程器。將當(dāng)前編譯后的電路寫入實(shí)際的可編程器件中。</p><p>　　(11) Message Processor：信息處理器。顯示、定位以上各工具運(yùn)行時(shí)產(chǎn)生的信息，如編譯過程中的出錯(cuò)、警告信息等。</p><p>　　可以看出，MAX+PLUS II為數(shù)字系統(tǒng)的設(shè)計(jì)與開發(fā)提供了設(shè)計(jì)輸入、編譯處理、

82、性能分析、功能驗(yàn)證以及器件編程等開發(fā)環(huán)節(jié)所需的各種程序，是Altera公司最成熟技術(shù)的集大成者，功能非常全面，可適用的器件非常廣泛。</p><p>　　3.3程序編譯與波形仿真</p><p>　?。?）MAX+plusⅡ,點(diǎn)擊File\新建New\文本編輯器Text Editor file,輸入原始程序，按Save保存后。編譯通過得到如圖3.1所示：</p><p&

83、gt;　　圖 3.1 程序編譯通過結(jié)果</p><p>　?。?）選擇命令菜單MAX+PLUS Ⅱ/Waveform Editor, 彈出一個(gè)Untitled-Waveform Editor無標(biāo)題的波形編輯窗口。</p><p>　?。?）輸入信號(hào)節(jié)點(diǎn)。選擇菜單命令Node/Enter Nodes form SNF, 彈出Enter Nodes form SNF對(duì)話框。單擊 list按鈕，

84、則Avaliable Node&Groups欄目中列出所有信號(hào)節(jié)點(diǎn)。單擊向右箭頭（=>） ,把選中的需要觀察的節(jié)點(diǎn)送到Selected Nodes&Groups欄目中，如圖3.2所示。單擊OK按鈕，即可看見輸入、輸出信號(hào)出現(xiàn)在波形編輯窗口中。此時(shí)波形編輯窗口中，所有編輯的輸入節(jié)點(diǎn)的波形都默認(rèn)為邏輯低電平；輸出和隱埋節(jié)點(diǎn)波形都默認(rèn)為不定狀態(tài)。</p><p>　　圖3.2 列出并選擇需要觀察

85、的信號(hào)節(jié)點(diǎn)</p><p>　?。?）設(shè)置波形參量。在為波形窗口的計(jì)數(shù)器的輸入信號(hào)設(shè)定相關(guān)的仿真參數(shù)，如圖3.4所示，在Option菜單中消去網(wǎng)格對(duì)齊項(xiàng)Snap to Grid前面的“√“，以便能夠任意設(shè)置輸入電平位置，或設(shè)置輸入時(shí)鐘信號(hào)的周期。</p><p>　　圖3.3 在Option菜單中取消Snap to Grid 的選擇</p><p>　　3.4 系統(tǒng)

86、設(shè)計(jì)電路仿真與波形分析</p><p>　　根據(jù)設(shè)計(jì)要求，設(shè)計(jì)仿真電路如下：圖3.4是汽車左轉(zhuǎn)彎時(shí)的控制電路。</p><p>　　圖3.4 汽車左轉(zhuǎn)彎時(shí)的控制電路</p><p>　　汽車左轉(zhuǎn)彎波形仿真結(jié)果如圖3.5所示：</p><p>　　圖3.5汽車左轉(zhuǎn)彎波形仿真結(jié)果</p><p>　　仿真波形分析：如圖3.

87、5所示，當(dāng)汽車尾燈開關(guān)控制信號(hào)為S2=“0”、S1=“0”、S0="1"時(shí),汽車左側(cè)尾燈L1亮。</p><p>　　汽車左轉(zhuǎn)彎、右轉(zhuǎn)彎的控制電路如圖3.6所示：</p><p>　　圖3.6汽車左右轉(zhuǎn)彎時(shí)的控制電路</p><p>　　汽車右轉(zhuǎn)彎仿真波形如圖3.7所示：</p><p>　　圖3.7 汽車右轉(zhuǎn)彎時(shí)的波形仿

88、真</p><p>　　右轉(zhuǎn)彎仿真波形分析：如圖3.7所示，當(dāng)汽車尾燈開關(guān)控制信號(hào)為S2=“0”、S1=“1”、S0="0"時(shí),汽車右側(cè)尾燈R1亮。</p><p>　　汽車左轉(zhuǎn)彎、右轉(zhuǎn)彎和剎車時(shí)的控制電路如圖3.8所示:</p><p>　　圖3.8 汽車左右轉(zhuǎn)彎和剎車時(shí)的控制電路</p><p>　　汽車剎車時(shí)的仿真波

89、形如圖3.9所示：</p><p>　　圖 3.9 汽車剎車時(shí)的仿真波形</p><p>　　汽車剎車時(shí)的仿真波形分析：如圖3.9所示，當(dāng)汽車尾燈開關(guān)控制信號(hào)為S2=“0”、S1=“1”、S0="1"時(shí),汽車所有尾燈同時(shí)亮。</p><p>　　汽車左轉(zhuǎn)彎、右轉(zhuǎn)彎、剎車和在特殊控件行駛下的控制電路如圖3.10所示：</p><

90、p>　　圖3.10汽車左轉(zhuǎn)彎、右轉(zhuǎn)彎、剎車和在特殊控件行駛下的控制電路</p><p>　　汽車在特殊控件行駛時(shí)的波形仿真如圖3.11所示：</p><p>　　圖3.11 汽車在特殊控件行駛時(shí)的波形仿真</p><p>　　汽車在特殊控件行駛時(shí)的波形仿真分析：如圖3.11所示，當(dāng)汽車尾燈開關(guān)控制信號(hào)為S2=“1”、S1=“0”、S0="0"

91、;時(shí),汽車左側(cè)尾燈L3和右側(cè)尾燈R3亮。</p><p>　　為了精確測(cè)量計(jì)數(shù)器輸入輸出之間的延時(shí)，可以打開時(shí)序分析器。選擇MAX+PLUSⅡTiming Analyzer項(xiàng)，彈出Timing Analyzer,如圖3.12所示。單擊Timing Analyze窗口中的START按鈕，延時(shí)信息即可顯示在圖表Delay Matrix中。其中左排的排列是輸入信號(hào)，上排列出輸出信號(hào)，中間是對(duì)應(yīng)的延時(shí)量，這個(gè)延時(shí)量是針

92、對(duì)所選定的目標(biāo)器件的。</p><p>　　圖3.12 延時(shí)時(shí)序分析窗</p><p>　　第4章 汽車尾燈電路的FPGA實(shí)現(xiàn)</p><p>　　4.1 GW48型EDA實(shí)驗(yàn)系統(tǒng)的介紹</p><p>　　GW48型EDA實(shí)驗(yàn)開發(fā)系統(tǒng)廣泛應(yīng)用于數(shù)字電路課程設(shè)計(jì)的硬件驗(yàn)證。GW48型EDA實(shí)驗(yàn)開發(fā)系統(tǒng)有以下特點(diǎn)：</p><

93、;p>　?。?）該EDA實(shí)驗(yàn)開發(fā)系統(tǒng)設(shè)有通用在系統(tǒng)編程下載ASIC器件，可對(duì)Lattice、Xilinx、Altera、Vantis、Atmel和Cypress世界六大PLD商和各種isp編程下載方式或現(xiàn)場(chǎng)配置的FPGA/CPLD各系列器件進(jìn)行識(shí)別、實(shí)驗(yàn)或開發(fā)；主系統(tǒng)板與目標(biāo)芯片板采用接插式結(jié)構(gòu)，動(dòng)態(tài)電路結(jié)構(gòu)自動(dòng)切換工作方式，可自動(dòng)切換12種實(shí)驗(yàn)電路結(jié)構(gòu)模式。</p><p>　　圖4.1 GW48-CK型

94、EDA實(shí)驗(yàn)開發(fā)系統(tǒng)實(shí)物圖</p><p>　?。?）GW48系列具備對(duì)不同芯核電壓（5V、3.3V、1.8V、1.5V）的FPGA/CPLD器件進(jìn)行實(shí)驗(yàn)、開發(fā)和編程下載。</p><p>　　（3）該實(shí)驗(yàn)開發(fā)系統(tǒng)除具有豐富的實(shí)驗(yàn)資源外，還擴(kuò)展了A/D、D/A、VGA視頻、PS/2接口、RS232通信、單片機(jī)獨(dú)立用戶系統(tǒng)編程下載接口、50MHz高頻時(shí)鐘源以及數(shù)字頻率計(jì)。在上面可完成大量基于F

95、PGA/CPLD的各類電子設(shè)計(jì)和數(shù)</p><p>　　字系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)與開發(fā)項(xiàng)目，其中包括如移位寄存器、加法器、減法器、乘法器、除法器、序列檢測(cè)器、脈寬調(diào)制器、數(shù)控分頻器、數(shù)字頻率合成器、數(shù)字濾波器、硬件樂曲演奏器、電子琴等數(shù)字系統(tǒng)設(shè)計(jì)項(xiàng)目。</p><p>　　圖4.1為GW48-CK型EDA實(shí)驗(yàn)開發(fā)系統(tǒng)實(shí)物圖。圖中“1”為電路結(jié)構(gòu)選擇按鈕，可以選擇不同的電路結(jié)構(gòu)進(jìn)行實(shí)驗(yàn)。這種“電路重構(gòu)

96、軟配置”設(shè)計(jì)方案的好處有很多，比如可以適應(yīng)更多的實(shí)驗(yàn)與開發(fā)項(xiàng)目、適應(yīng)更多的PLD公司的器件、適應(yīng)更多的不同封裝的FPGA和CPLD器件等?！?”為并口下載口，使用ByteBlaster下載電纜，一般FLEX、MAX等器件進(jìn)行在系統(tǒng)編程時(shí)常用這個(gè)連接?！?”為電源接口，提供使該系統(tǒng)能正常工作所需要的電能?！?”為發(fā)光二極管和數(shù)碼管，用來顯示實(shí)驗(yàn)結(jié)果?！?”為實(shí)驗(yàn)信號(hào)控制鍵，在不同的電路結(jié)構(gòu)模式下與主系統(tǒng)的連接方式不同，可產(chǎn)生單脈沖、高低電

97、平、16進(jìn)制信號(hào)、琴鍵式信號(hào)等。“6”時(shí)鐘頻率選擇模塊，通過短路帽的不同接插方式，使目標(biāo)芯片獲得不同的時(shí)鐘頻率信號(hào)。“7”為目標(biāo)芯片。</p><p>　　本系統(tǒng)板上使用的是FLEX10K系列的EPF10K10LC84芯片，結(jié)構(gòu)如本章最后的圖4.7所示。FLEX是Flexible Logic Element Matrix的英文縮寫，全稱是“靈活的邏輯單元矩陣”。包括FLEX10K、FLEX10KA、FLEX10K

98、B、FLEX10KE、FLEX8000、FLEX6000系列器件，它們都采用同樣的內(nèi)部設(shè)計(jì)結(jié)構(gòu)。</p><p>　　4.2電路的布局布線</p><p>　　打開MAX+PLUS II ，進(jìn)入汽車尾燈電路設(shè)計(jì)工程，選中菜單欄的“Assign”中的“Device”進(jìn)行目標(biāo)芯片的選擇。如圖4.2所示。</p><p>　　圖4.2 選擇目標(biāo)芯片</p>

99、<p>　　然后選中菜單欄的“Assign”中的“Pin/Location/Chip…”進(jìn)行目標(biāo)芯片引腳的配置。如圖4.3所示。</p><p>　　圖4.3 目標(biāo)芯片引腳的配置</p><p>　　4.3電路的下載與測(cè)試</p><p>　　當(dāng)所有前期工作都做好后，就可以向芯片中下載程序并進(jìn)行硬件實(shí)際校驗(yàn)了。使用MAX+PLUS II的“Compiler

100、”模塊對(duì)汽車尾燈電路的Verilog程序進(jìn)行編譯。編譯完成后就可以進(jìn)入下載階段了。</p><p>　　選擇“Programmer” 模塊，然后選中菜單欄的“Options”中的“Hardware Setup”進(jìn)行下載方式及下載端口的設(shè)置?！癏ardware Type”選“ByteBlaster(MV)”方式。</p><p>　　如圖4.4所示。然后就可以點(diǎn)擊圖中的“Configure”

101、可以進(jìn)行下載了。</p><p>　　圖4.4 下載方式的選擇</p><p>　　下載完成后，就可以進(jìn)行汽車尾燈電路的測(cè)試了。首先是汽車左轉(zhuǎn)時(shí)尾燈狀態(tài)的測(cè)試。測(cè)試結(jié)果如圖4.5所示。當(dāng)鍵一按下去，即左轉(zhuǎn)按鈕按下時(shí)，左邊的的L1燈閃亮。</p><p>　　圖4.5 汽車左轉(zhuǎn)時(shí)尾燈狀態(tài)的測(cè)試結(jié)果</p><p>　　然后是汽車右轉(zhuǎn)時(shí)尾燈狀態(tài)的

102、測(cè)試。測(cè)試結(jié)果如圖4.6所示。當(dāng)鍵二按下去，即右轉(zhuǎn)按鈕按下時(shí)，右邊R1燈開始閃亮。</p><p>　　圖4.6汽車右轉(zhuǎn)時(shí)尾燈狀態(tài)的測(cè)試結(jié)果</p><p>　　當(dāng)汽車正常行駛時(shí)，所有尾燈全滅</p><p>　　圖4.7 EPF10K10LC84芯片結(jié)構(gòu)示意圖</p><p>　　表4.1信號(hào)名對(duì)照表</p><p&g

103、t;　　表4.2 尾燈和引腳對(duì)照表</p><p>　　4.3.1硬件測(cè)試具體結(jié)果</p><p>　?。?）按亮鍵3，D1燈閃亮，表示車輛左轉(zhuǎn)。</p><p>　　（2）按亮鍵2，D4燈閃亮，表示車輛右轉(zhuǎn)。</p><p>　　（3）按亮鍵2、鍵3，所有尾燈都亮，表示車輛剎車。</p><p>　　(4 ) 按亮

104、鍵1，D3和D6燈長(zhǎng)亮，表示車輛在特殊控件控制下行駛。</p><p>　　綜上，硬件測(cè)試結(jié)果滿足方案中的功能要求。</p><p><b>　　結(jié) 論</b></p><p>　　EDA技術(shù)已經(jīng)成為電子設(shè)計(jì)的重要工具，并且應(yīng)用于電子設(shè)計(jì)的各個(gè)方面。Verilog HDL作為一種順應(yīng)EDA發(fā)展潮流的設(shè)計(jì)方法，得到了迅速的發(fā)展。使用Verilo

105、g HDL可以用于復(fù)雜數(shù)字邏輯電路和系統(tǒng)的總體仿真、子系統(tǒng)仿真和具體電路綜合等各個(gè)設(shè)計(jì)階段。隨著個(gè)人電腦平臺(tái)上的EDA工具的發(fā)展，個(gè)人電腦平臺(tái)上的Verilog HDL仿真綜合性能已相當(dāng)優(yōu)越，這就為大規(guī)模普及這種新技術(shù)鋪平了道路。</p><p>　　本文重點(diǎn)探討了以下一些方面：</p><p>　　(1) 介紹了本課題的發(fā)展背景及對(duì)EDA的發(fā)展、Verilog HDL的一些特點(diǎn)和FPGA

106、在EDA中的應(yīng)用做了詳細(xì)的介紹。</p><p>　　(2) 詳細(xì)的講解了汽車尾燈電路的設(shè)計(jì)思路和步驟，并且給出了功能仿真的結(jié)果，同時(shí)也給出了設(shè)計(jì)的源程序。</p><p>　　(3) 介紹了GW48型EDA實(shí)驗(yàn)開發(fā)系統(tǒng)，以及基于FLEX10K10LC84芯片使用該系統(tǒng)進(jìn)行電路實(shí)際校驗(yàn)的步驟與方法。</p><p>　　由于學(xué)習(xí)時(shí)間短，對(duì)EDA的研究以及使用Veri

107、log HDL進(jìn)行電子設(shè)計(jì)的方法并不是鉆研的很透徹，但是通過一段時(shí)間的學(xué)習(xí)，已經(jīng)基本掌握了使用Verilog HDL進(jìn)行電子設(shè)計(jì)的步驟，為以后繼續(xù)研究EDA技術(shù)打下了基礎(chǔ)。</p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1] 汪金愛，劉達(dá). EDA技術(shù)與FPGA應(yīng)用[A]. 今日電子，2004：76.</p><p>　　

108、[2] 朱彩蓮，楊洋. EDA技術(shù)的發(fā)展與應(yīng)用[R]. 萍鄉(xiāng)：萍鄉(xiāng)高等專科學(xué)校學(xué)報(bào)，2004:4.</p><p>　　[3] 孫鵬，陳景. 數(shù)字電子技術(shù)基礎(chǔ)與設(shè)計(jì)[M] .大連：大連理工大學(xué)出版社，2004：4~5.</p><p>　　[4] 王長(zhǎng)宏，陳朝陽，鄒雪城，應(yīng)建華. Verilog HDL設(shè)計(jì)實(shí)例及其仿真與綜合[R]. 電子工程師，2001：19~20.</p>

109、<p>　　[5] 趙立民，于海雁，胡慶，龐杰. 可編程邏輯器件與數(shù)字系統(tǒng)設(shè)計(jì)[M]. 北京：機(jī)械工業(yè)出版社，2003：4~5.</p><p>　　[6] 東方人華，王建坤. MAX+PLUS II入門與提高[M]. 北京：清華大學(xué)出版社，2004：4~5.</p><p>　　[7] 陳慶文. 用Verilog HDL 語言進(jìn)行數(shù)字電路設(shè)計(jì)[A]. 微波與衛(wèi)星通信，1996

110、：42~43.</p><p>　　[8] 褚振勇，翁木云. FPGA設(shè)計(jì)及應(yīng)用[M]. 西安：西安電子科技大學(xué)出版社，2002:7.</p><p>　　[9] 譚會(huì)生 .EDA技術(shù)基礎(chǔ)[M]. 長(zhǎng)沙：湖南大學(xué)出版社，2008.</p><p>　　[10] Samir Palnitkar. Verilog HDL:A Guide to Digital Desig

111、n and Synthesis,Second Edition. Prentice Hall PTR 2003：251~254.</p><p>　　[11] 錢培怡，于德泳. 數(shù)字邏輯電路的描述及模塊化綜合方法[J]. 系統(tǒng)工程與電子技術(shù). 2002，24（3）：16~17.</p><p>　　[12] Altera. ByteBlasterMV Connections. ByteBla

112、sterMV Parallel Port Download Cable. 1999.(6)：1~2.</p><p>　　[13] 盧杰,賴毅.vhdl與數(shù)字電路設(shè)計(jì)[M].北京:科學(xué)出版社,2001.</p><p>　　[14] Altera. Installing the ByteBlasterMV Download Cable. ByteBlasterMV Download Cab

113、le User Guide. 2004.(7)：13~14.</p><p>　　[15] 鄭家龍,王小海.集成電子技術(shù)基礎(chǔ)教程[M].北京:高等教育出版社,2002.</p><p>　　[16] 曹昕燕，周鳳臣，聶春燕.EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)[M].北京:清華大學(xué)出版社,2006.</p><p><b>　　致 謝</b></p