數(shù)字頻率計畢業(yè)論文

1、<p>　　應用電子專業(yè)畢業(yè)設計</p><p>　　題 目： 數(shù)字頻率計 </p><p>　　作 者： </p><p>　　班 級： </p><p>　　學 號：

2、 </p><p>　　指導教師： </p><p>　　設計時間： 2007年5月10日-2007年5月25日</p><p><b>　　目錄</b></p><p>　　一 設計目的……………………………………………

3、……..05</p><p>　　二 技術(shù)指標…………………………………………………..05</p><p>　　三 系統(tǒng)結(jié)構(gòu)及基本設計原理………………………………..05</p><p>　　四 高速串行BCD碼除法運算原理…………………………06</p><p>　　1 多位串行BCD碼減法原理</p><

4、p>　　2 多位串行BCD碼除法原理 </p><p>　　五 設計實現(xiàn)……………………………………………………08</p><p>　　六 各模塊設計及參數(shù)選擇……………………………………09</p><p>　　七 原理圖……………………………………………………….11</p><p>　　八 參考文獻…………………

5、………………………………….12</p><p>　　九 附錄………………………………………………………….13</p><p>　　十 設計體會…………………………………………………….15</p><p><b>　　畢業(yè)設計任務書</b></p><p><b>　　1、設計要求：</b&g

6、t;</p><p>　　（1）選題科學，有一定新意和研究價值，且與應用電子專業(yè)所學內(nèi)容聯(lián)系緊密。</p><p>　　（2）圖表清晰，術(shù)語統(tǒng)一，上下文連貫，邏輯關(guān)系正確，嚴格核實數(shù)據(jù)真實性、可靠性、科學性。概念表達準確無誤，避免文字和標點錯誤。</p><p>　　（3）根據(jù)畢業(yè)設計題目要求，設計電路并繪制電路圖。</p><p><

7、b>　　2、設計規(guī)范：</b></p><p>　?。?）學生畢業(yè)設計總體要求具有以下項目內(nèi)容：封面、目錄、畢業(yè)設計任務書、選用方案、總原理圖、電路分析計算、單元電路、電路元件清單、相關(guān)文字說明、參考文獻、設計體會。</p><p>　?。?）畢業(yè)設計報告要求統(tǒng)一用Word文字處理并全文打印，A4紙左裝訂。正文采用五號宋體字，一級標題用三黑字體居中占三行，二級標題用四黑

8、字體空兩格占兩行，三級標題以下用五宋字體空兩格占一行，標題加粗，段落行間距用1.5倍。圖中的標注和表中的數(shù)據(jù)一律用六號宋體，圖題和表題用小五宋體</p><p>　?。?）畢業(yè)設計的電子版文件名一律用班級加姓名加學號。</p><p><b>　　。</b></p><p>　　數(shù)字頻率計設計報告 </p><p>

9、　　摘要：介紹了在PPGA芯片上實現(xiàn)數(shù)字頻率計的原理。對各種硬件除法進行了比較，提出了高速串行BCD碼除法的硬件算法，并將其應用在頻率計設計中。 關(guān)鍵詞：頻率測量 周期測量 FPGA VHDL 狀態(tài)機數(shù)字頻率計是計算機、通訊設備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器。采用VDHL編程設計實現(xiàn)的數(shù)字頻率計，除被測信號的整形部分、鍵輸入部分和數(shù)碼顯示部分以外，其余全部在一片F(xiàn)PGA芯片上實現(xiàn)，整個系統(tǒng)非常精簡，而且具有靈活的現(xiàn)場可更改性

10、。在不更改硬件電路的基礎上，對系統(tǒng)進行各種改進還可以進一步提高系統(tǒng)的性能。該數(shù)字頻率計具有高速、精確、可靠、抗干擾性強和現(xiàn)場可編程等優(yōu)點。在設計中，所有頻段均采用直接測頻法對信號頻率進行測量，克服了逼近式換擋速度慢的缺點；采用了門控信號和被測信號對計數(shù)器的使能端進行雙重控制，提高了測量的精確度；在運算單元采用了高速串行BCD碼除法，不僅提高了運算速度，而且減小了資源消耗</p><p>　　關(guān)鍵詞：頻率測量 周期

11、測量 FPGA VHDL 狀態(tài)機</p><p><b>　　設計目的</b></p><p>　　通過課程設計，鞏固所學的理論知識</p><p>　　培養(yǎng)運用理論知識進行電路設計的能力</p><p>　　提高電路制作與調(diào)試電路的能力</p><p>　　增強分析，解決問題的能力</p&

12、gt;<p><b>　　技術(shù)指標</b></p><p>　　測量頻率范圍：0~200KHz</p><p>　　輸入靈敏度：10mVp-p</p><p>　　輸入阻抗：≥100KΩ</p><p>　　顯示方式：6位數(shù)碼管顯示</p><p>　　準確度：（測量誤差）誤差要≤0

13、.05%*滿量程±1LSB（測量200K時最大誤差為100Hz）</p><p>　　三． 系統(tǒng)結(jié)構(gòu)及基本設計原理</p><p>　　以一個8位十進制、測量范圍為1Hz~100MHz的數(shù)字頻率計為例，采用100MHz的標準頻率信號，說明設計的基本原理及實現(xiàn)。設計的數(shù)字頻率計由測量頻率模塊、計算模塊和譯碼模塊組成，如圖1所示。測頻模塊采用兩個十進制計數(shù)器分別測出門控時間內(nèi)的標準信

14、號和被測信號的周期數(shù)Ns和Nx。計算模塊則根據(jù)公式Fx／Nx=Fs/Ns算出Fx，通過譯碼即可得到被測信號頻率的7段數(shù)碼顯示。</p><p>　　數(shù)字頻率計的設計原理實際上是測量單位時間內(nèi)的周期數(shù)。這種方法免去了實測以前的預測，同時節(jié)省了劃分頻段的時間，克服了原來高頻段采用測頻模式而低頻段采用測周期模式的測量方法存在換擋速度慢的缺點。</p><p>　　為克服低頻段測量的不準確問題，采

15、用門控信號和被測信號對計數(shù)器的使能信號進行雙重控制，大大提高了準確度，如圖2所示。</p><p>　　當門控信號為1時，使能信號并不為1，只有被測信號的上升沿到來時，使能端才開始發(fā)送有效信號，兩個計數(shù)器同時開始計數(shù)。當門控信號變?yōu)?時，使能信號并不是立即改變，而是當被測信號的下一個上升沿到來時才變?yōu)?，計數(shù)器停止計數(shù)。因此測量的誤差最多為一個標準時鐘周期。當采用100MHz的信號作為標準信號時，誤差最大為0．0

16、1μs。數(shù)字頻率計是計算機、通訊設備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器。采用VDHL編程設計實現(xiàn)的數(shù)字頻率計，除被測信號的整形部分、鍵輸入部分和數(shù)碼顯示部分以外，其余全部在一片F(xiàn)PGA芯片上實現(xiàn)，整個系統(tǒng)非常精簡，而且具有靈活的現(xiàn)場可更改性。在不更改硬件電路的基礎上，對系統(tǒng)進行各種改進還可以進一步提高系統(tǒng)的性能。該數(shù)字頻率計具有高速、精確、可靠、抗干擾性強和現(xiàn)場可編程等優(yōu)點。</p><p>　　在設計中

17、，所有頻段均采用直接測頻法對信號頻率進行測量，克服了逼近式換擋速度慢的缺點；采用了門控信號和被測信號對計數(shù)器的使能端進行雙重控制，提高了測量的精確度；在運算單元采用了高速串行BCD碼除法，不僅提高了運算速度，而且減小了資源消耗。</p><p>　　四。 高速串行BCD碼除法運算原理</p><p>　　利用FPGA實現(xiàn)二進制除法運算，一種方法是采用逼近法，這種方法速度低、準確性不高。

18、另一種方法是采取被除數(shù)與除數(shù)的倒數(shù)相乘的方法，即將除數(shù)作為寄存器的地址，其倒數(shù)的小數(shù)部分作為寄存器的內(nèi)容，通過一次寄存器尋址來計算除數(shù)的倒數(shù)。這種方法在一個時鐘周期內(nèi)即可完成一個完整的除法運算，雖然速度較高，但對于多字節(jié)除法運算，不僅程序復雜，而且占用資源較多。根據(jù)頻率計的實際情況，本設計采用串行除法運算，利用多個時鐘周期完成一個完整的除法運算，從而兼顧了頻率計對速度和資源兩方面的要求 </p><p>　

19、　1． 多位串行BCD碼減法原理 在數(shù)字串行除法運算中，減法運算是必不可少的部分。數(shù)字串行BCD碼的減法運算是將P位的BCD碼分為P個寬為4的二進制數(shù)，然后從低位開始相減，在P個時鐘周期內(nèi)完成減法操作。如果輸入的操作數(shù)位數(shù)為8，那么串行BCD碼減法器可以在8個時鐘周期內(nèi)完成8位BCD碼減法運算。 </p><p>

20、　　數(shù)字串行減法的控制也比較簡單，1位BCD碼減法運算完成，進行移位操作，并且移位次數(shù)加1，然后通過采用start信號指示新計算周期。當移位次數(shù)為n時，輸出移位寄存器完成串／并轉(zhuǎn)換，輸出結(jié)果。設計者可以根據(jù)實際情況，通過選擇不同的n，提高設計的靈活性。本設計選擇n=8。</p><p>　　該設計在提高速度的同時，節(jié)省了資源。實驗證明，采用1OOMHz的工作頻率，實現(xiàn)一個8位BCD碼串行減法運算，耗用的資源卻小于

21、實現(xiàn)2位BCD碼并行減法運算所耗用的資源。</p><p>　　2。 多位串行BCD碼除法原理</p><p>　　本設計采用循環(huán)式除法運算，循環(huán)原理可以用下面的公式表示［1］：</p><p>　　ω［j+1］=rω［j］-dqj+1</p><p>　　式中，ω［j］為第j步的余數(shù)，ω［0］為被除數(shù)；d為除數(shù);qj+1為第j+1步所得的商

22、；r為與移位步長有關(guān)的常數(shù)，在此取為16。</p><p>　　除法運算循環(huán)圖表如圖3所示。</p><p><b>　　循環(huán)步驟如下：</b></p><p>　　·將ω［j］左移四位，構(gòu)成rω［j］。</p><p>　　·通過多次BCD碼減法運算，求得部分商qJ+1，得到部分余數(shù)。</p&

23、gt;<p>　　·部分余數(shù)、部分商移位，準備下次循環(huán)。</p><p>　　高速串行BCD碼除法是建立在BCD碼減法運算基礎上的循環(huán)運算。用被除數(shù)減除數(shù)得到部分余數(shù)的BCD碼，如果夠減，則使商加1；否則，余數(shù)和商同時左移四位，并記錄移位的次數(shù)m，根據(jù)對有效位數(shù)的不同要求，可以對m進行賦值，如果要求保留8位有效數(shù)字，則m=8。</p><p>　　在這種循環(huán)除法運算

24、中，減少循環(huán)的次數(shù)是提高運算速度比較有效的方法。在一般循環(huán)式除法運算中，是從低位開始進行循環(huán)相減，循環(huán)次數(shù)等于商。如果是8位除法運行，則得到一個8位的商，要進行8位次的BCD碼減法循環(huán)，例如：56895230／8=7111903．8，要進行7111903．8次循環(huán)，計算的速度可想而知。</p><p>　　在本設計中借鑒了一般十進制除法的運算方法，從高位開始相減，大大減少了循環(huán)次數(shù)。下面以一個例子說明它的原理：&

25、lt;/p><p>　　·將被除數(shù)和除數(shù)移位，使其第一位BCD碼不為0000，并記錄移位的次數(shù)P(例如：56895230／80000000，p=8)。</p><p>　　·比較最高位的大小，如果除數(shù)的最高位大于被除數(shù)的最高位，則將除數(shù)右移4位，同時將P減1(即：56895230／08000000，且p=7)。 </p><p>　　·得

26、到的數(shù)盧為小數(shù)點的位置(F：7說明小數(shù)點的位置在第七位數(shù)后)。</p><p>　　環(huán)相減。當部分余數(shù)小于08000000，再將部分余數(shù)左移四位，繼續(xù)進行相減。循環(huán)m次后即可得到m個有效數(shù)字的結(jié)果，然后根據(jù)p可以確定小數(shù)點的位置。</p><p>　　使用這種方法計算一個8位數(shù)的除法運算，循環(huán)減法次數(shù)最大為80次，每次循環(huán)使用時間為8個時鐘周期。如果工作頻率為100MHz，則最長的運算時間

27、為6．4μs，運算速度大大提高。</p><p><b>　　五． 設計實現(xiàn) </b></p><p>　　采用VHL語言設計一個復雜的電路系統(tǒng)，運用自頂向下的設計思想［2］，將系統(tǒng)按功能逐層分割的層次化設計方法進行設計。在頂層對內(nèi)部各功能塊的連接關(guān)系和對外的接口關(guān)系進行了描述，而功能塊的邏輯功能和具體實現(xiàn)形式則由下一層模塊來描述。根據(jù)頻率計的系統(tǒng)原理框圖(圖1)，

28、運用自頂向下的設計思想，設計的系統(tǒng)頂層電路圖如圖4所示。各功能模塊采用VHDL語言來描述。</p><p>　　在計數(shù)模塊中，通過譯碼完成的信號COMP和標準信號計數(shù)器的溢出信號ov2對門控信號CL進行控制。可以根據(jù)不同的情況選擇門控信號的時間范圍，使設計具有一定的靈活性。采用門控信號CL和被測信號BSN對兩個8位十進制計數(shù)器進行同步控制［3］。根據(jù)D觸發(fā)器的邊沿觸發(fā)的特點，可以將輸入的門控信號CL作為D觸發(fā)器的

29、輸入信號，而將被測信號BSN作為D觸發(fā)器的脈沖控制信號，使觸發(fā)器的輸出端只有在被測信號BSN上升沿時才發(fā)生變化，實現(xiàn)了對使能信號的雙重控制。</p><p>　　本設計比較重要的一部分是運算單元。由于在運算單元中采用的是串行運算，因此其工作頻率必須足夠高。在FPGA中實現(xiàn)時，如何提高串行BCD碼除法運算的速度是比較關(guān)鍵的問題。</p><p>　　BCD碼減法運算采用行波進位方法，因此必須

30、盡量減小進位邏輯上的延遲。ACEX 1K系列的每個LE中都提供了一個專用的進位鏈和級聯(lián)鏈，充分利用這些資源可以提高多位串行BCD碼減法的性能。根據(jù)ACEX1K系列周期約束，其延時為：</p><p>　　Tclk=Tco+B+Tsu-(E-C)</p><p>　　式中，Tco為clock-output的延時，Tsu為建立時間，兩個時間均可達到1~2ns；B表示數(shù)據(jù)延時，為0．6ns;E-

31、C)表示時鐘傾斜［4］。因此，總時鐘延時為4．6ns，即工作頻率可以達到200MHz以上。本文采用100MHz的工作頻率，提高了運算速度。為了減小延時、提高工作效率，在對布局布線進行精確控制以后，把BCD碼減法運算做成模塊，在除法運算過程反復調(diào)用，達到了模塊復用效果，大大提高了資源的利用率。</p><p>　　在整個BCD碼除法運算單元，首先通過輸入數(shù)據(jù)決定信號是否超出測量范圍。</p><

32、p>　　·當ov1為1時，該信號的頻率大于1Hz；</p><p>　　·當NS<NX，該信號的頻率大于100MHz；</p><p>　　·當NS=NX，該信號的頻率為1Hz；</p><p>　　·當NS>NX，該信號頻率在測量范圍內(nèi)。</p><p>　　根據(jù)輸入的NS和NX計算

33、輸入信號的頻率</p><p>　　除法運算通過雙狀態(tài)機的設計控制一個BCD碼減法運算。所有狀態(tài)用同一時鐘進行控制，實現(xiàn)了系統(tǒng)的同步設計，消除了異步邏輯中存在的種種險象。各個狀態(tài)之間的關(guān)系如圖5所示。當計數(shù)模塊完成計數(shù)時，則將數(shù)輸入除法模塊，開始移位以確定輸入的值；然后發(fā)clrs信號到BCD碼減法運算單元開始運算，循環(huán)相減。當循環(huán)結(jié)束時，發(fā)回一個HNS信號，部分余數(shù)開始移位，使用這種方法計算一個8位數(shù)的除法運算，

34、循環(huán)減法次數(shù)最大為80次，每次循環(huán)使用時間為8個時鐘周期。如果工作頻率為100MHz，則最長的運算時間為6．4μs，運算速度大大提高。</p><p>　　六． 各模塊設計及參數(shù)選擇</p><p><b>　　輸入整形電路</b></p><p><b>　　輸入阻抗≥100K</b></p><p

35、>　　采用雙運放LM258，把前級作為電壓跟隨器，提高輸入阻抗，后級作為放大級，放大倍數(shù)≥500倍。</p><p><b>　　單片機最小系統(tǒng)</b></p><p>　　1）時鐘電路 時鐘電路是單片機的心臟，單片機各功能部件的運行都是以時鐘頻率為基準，有條不紊地一拍一拍地工作。常用的時鐘電路有兩種方式，一種是內(nèi)部時鐘方式，另一種是外部時鐘方式。本系統(tǒng)采

36、用的是內(nèi)部時鐘方式。芯片引腳XTAL1、XTAL2兩引腳跨接石英晶體振蕩器和微調(diào)電容，構(gòu)成一個穩(wěn)定的自激振蕩器，如圖2-2(a)所示。電路中的電容C1和C2典型值通通常選擇為20PF 晶體振蕩頻率范圍通常在11.0592MHZ。</p><p>　　(a) (b)</p><p>　?。?）復位電路 復位是單

37、片機的初始化操作，只要給RESET引腳加上2個機器周期以上的高電平信號，就可使89C51單片機復位。復位的主要功能是把PC初始化為0000H，使89C51單片機從0000H單元開始執(zhí)行程序。除了進入系統(tǒng)的正常初始化之外，也需按復位鍵重新啟動。</p><p>　　復位電路通常采用上電自動復位和按鈕復位兩種方式。本系統(tǒng)采用的是上電自動復位，如圖2-2(b)所示。上電自動復位是通過外部復位電路的電容充電來實現(xiàn)的。只要

38、Vcc的上升時間不超過1ms，就可以實現(xiàn)自動上電復位。</p><p><b>　　3、8D鎖存器</b></p><p>　　鎖存器DM74LS573的引腳及功能如下：</p><p>　　DM74LS573引腳的排列如圖：</p><p><b>　　顯示部分</b></p>&l

39、t;p>　?。╟）雙聯(lián)數(shù)碼 （d）四聯(lián)數(shù)碼管</p><p>　　七、原理圖

40、 </p>

41、;<p>　　電路工作原理：輸入10mV的信號峰峰值，通過雙運放LM258的第一級的電壓跟隨器得到的輸出電壓作為第二級輸入信號，經(jīng)過1000倍的放大后去控制89C51的定時器T0端口，作為89C51的輸入信號，89C51的P2.7口接數(shù)據(jù)輸入鎖存選通端,當P2.7口為高電平時將外部數(shù)據(jù)選通到內(nèi)部鎖存器；負跳變時，數(shù)據(jù)鎖存到鎖存器89C51中；P0口通過數(shù)據(jù)線傳輸給鎖存器DM74LS573的輸入端，它的輸出端送出段選碼給數(shù)碼

42、管，同時通過P2口的2.0到2.5去控制數(shù)碼管作為位選.</p><p><b>　　八．參考文獻</b></p><p>　　［1］盧毅，賴杰 VHDL與數(shù)字電路設計［M］.北京：科學出版社，2001［2］潘松 VHDL實用教程［M］.成都：電子科技大學出版社，2000［3］徐志軍 大規(guī)模可編程邏輯器件及其應用［M］.成都：電子科技大學出版社，2000［4］趙

43、曙光 可編程邏輯器件原理、開發(fā)與應用［M］.西安：西安電子科技大學出版社，2000［5］薛萍，陳海燕，裴樹軍 基于ISP芯片的可編程數(shù)字頻率計的設計［J］．電測與儀表，2002，（2）：2123［6］顧巨峰，周浩洋，朱建華 基于可編程邏輯器件（Lattice）的多功能數(shù)字頻率計［J］ 電子工程師，2002，（1）：2832 </p><p><b>　　附錄一</b></p>

44、<p>　　ORG 0000H MOV 3AH, R3</p><p>　　LJMP MAIN MOV TH0, #00H</p><p>　　ORG 000BH MOV TL0, #00H&l

45、t;/p><p>　　AJMP JSQ3 MOV R3, #00H</p><p>　　ORG 001BH MOV R2, #18H</p><p>　　AJMP JSQ MOV R4

46、, #03H</p><p>　　ORG 0030H MOV R1, #3CH</p><p>　　MAIN: MOV R3, #00H MOV R0, #38H</p><p>　　MOV 3CH, #00H

47、 BCD: CLR C</p><p>　　MOV 3DH, #00H BCD1: MOV A, @R0</p><p>　　MOV 3EH, #00H RLC A</p><p>　　MOV 3FH, #00H

48、 MOV @R0, A</p><p>　　MOV TL0, #00H INC R0</p><p>　　MOV TH0, #00H DJNZ R4, BCD1</p><p>　　MOV P2, #7FH

49、 MOV R5, #04H</p><p>　　MOV SP, #60H BCD2: MOV A, @R1</p><p>　　MOV B, #0C8H ADDC A, @R1</p><p>　　MOV 09H, #50H

50、 DA A</p><p>　　CLR P1.7 MOV @R1, A</p><p>　　MOV TMOD, #095H INC R1</p><p>　　MOV TL1, #00H

51、 DJNZ R5, BCD2</p><p>　　MOV TH1, #0EEH DJNZ R2, BCD</p><p>　　MOV IE, #08AH MOV R1, #3CH</p><p>　　SETB TR0

52、 MOV R6, #04H</p><p>　　SETB TR1 MOV R0, #40H</p><p>　　SJMP $ ZH: MOV A, @R1</p><p>　　JSQ: MOV

53、TL1, #00H ANL A, #0FH</p><p>　　MOV TH1, #0EEH MOV @R0, A</p><p>　　DJNZ B, JSQ1 INC R0</p><p>　　MOV

54、B, #0C8H MOV A, @R1</p><p>　　CPL P1.7 ANL A, #0F0H</p><p>　　LCALL JSQ4 SWAP A</p><p>　　LCALL

55、 XS MOV @R0, A </p><p>　　JSQ1: LCALL DSP INC R0</p><p>　　RETI INC R1</p><p>　　JSQ3

56、: INC R3 XS: DJNZ R6, ZH</p><p>　　CLRTF0 JSQ5: RET</p><p>　　RETI XS: MOV R7, #05H </p><p>　　J

57、SQ4: JB P1.7, JSQ5 MOV R0, #50H</p><p>　　CLR TR0 XS3: MOV A, @R0</p><p>　　MOV 38H, TL0 JNZ XS5</p>&

58、lt;p>　　MOV 39H, TH0 MOV A, #0AH</p><p><b>　　INC R0</b></p><p>　　DJNZ R7, XS3</p><p>　　XS5:MOV R7, #06H</p><p>

59、　　MOV R1, #50H</p><p>　　MOV DPTR, #TAB</p><p>　　MOV R0, #40H</p><p>　　XS1: MOV A, @R0</p><p>　　MOVC A, @A+DPTR</p><p>　　MOV @

60、R1, A</p><p><b>　　INC R0</b></p><p><b>　　INC R1</b></p><p>　　DJNZ R7, XS1</p><p><b>　　RET</b></p><p>　　DSP:

61、 SETB RS0</p><p>　　CLR RS1</p><p>　　SETB P2.7 </p><p>　　MOV A, @R1</p><p>　　MOV P0, A</p><p><b>　　INC R1</b></p&

62、gt;<p>　　MOV A, R3</p><p><b>　　RL A</b></p><p>　　MOV P2, A</p><p>　　MOV R3, A</p><p>　　CLR P2.7</p><p>　　CJNE A

63、, #0DFH,XS2</p><p>　　MOV R3, #7FH</p><p>　　XS2: CLR RS0</p><p>　　CLR RS1</p><p><b>　　RET</b></p><p>　　TAB: DB 0C0H, 0F9H, 0A4H

64、, 0B0H, 099H, 092H</p><p>　　DB 082H, 0F8H, 080H, 090H, 0FFH</p><p><b>　　END</b></p><p><b>　　十．設計體會</b></p><p>　　經(jīng)過一個多月的畢業(yè)設計，這次畢業(yè)設計終于完成了。在畢業(yè)設計的前

65、前后后我可謂下了不少工夫，但是我心里卻是亮堂堂的。</p><p>　　在畢業(yè)設計期間，我得到了不少同學的幫助，尤其是**老師多我上午耐心幫助和悉心指導。在這畢業(yè)設計期間也使我增長了不少知識和才干。也和同學的關(guān)系進一步融洽了。在此謝謝謝謝各位同學和*老師對我的幫助。</p><p>　　這次論文的完成應該特別感謝輔導員張老師,她兢兢業(yè)業(yè)的工作態(tài)度,一絲不茍的工作精神讓我倍受感動,使我對人生