課程設(shè)計(jì)--汽車車尾燈

1、<p><b>　　電子課程設(shè)計(jì)</b></p><p>　　課程設(shè)計(jì)題目：汽車車尾燈 </p><p><b>　　2013年12月</b></p><p>　　課程設(shè)計(jì)題目：汽車車尾燈</p><p><b>　　摘要</b></p>

2、<p>　　本次設(shè)計(jì)的目的就是通過實(shí)踐深入理解計(jì)算機(jī)組成原理，了解EDA技術(shù)[2]并掌握VHDL硬件描述語言的設(shè)計(jì)方法和思想。以計(jì)算機(jī)組成原理為指導(dǎo)，通過學(xué)習(xí)的VHDL語言結(jié)合電子電路的設(shè)計(jì)知識(shí)理論聯(lián)系實(shí)際，掌握所學(xué)的課程知識(shí)和基本單元電路的綜合設(shè)計(jì)應(yīng)用。通過對(duì)實(shí)用汽車尾燈控制器[3]的設(shè)計(jì)，鞏固和綜合運(yùn)用所學(xué)知識(shí)，提高IC設(shè)計(jì)能力，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問題的獨(dú)立工作能力。</p><p>&l

3、t;b>　　設(shè)計(jì)任務(wù)與要求</b></p><p>　　隨著社會(huì)的發(fā)展，科學(xué)技術(shù)也在不斷的進(jìn)步，狀態(tài)機(jī)的應(yīng)用越來越廣泛?，F(xiàn)代交通越來越擁擠，安全問題日益突出，在這種情況下汽車尾燈控制器的設(shè)計(jì)成為解決交通安全問題一種好的途徑。在本課程設(shè)計(jì)根據(jù)狀態(tài)機(jī)原理實(shí)現(xiàn)了汽車尾燈常用控制。汽車尾燈控制器應(yīng)滿足以下基本要求：</p><p>　　汽車正常使用是指示燈不亮</p>

4、<p>　　汽車右轉(zhuǎn)時(shí)，右側(cè)的一盞燈亮</p><p>　　汽車左轉(zhuǎn)時(shí)，左側(cè)的一盞燈亮</p><p>　　汽車剎車時(shí)，左右兩側(cè)的指示燈同時(shí)亮</p><p>　　汽車夜間行駛時(shí)，左右兩側(cè)的指示燈同時(shí)一直亮，供照明使用</p><p><b>　　二、總體框圖</b></p><p>

5、;　　汽車尾燈和汽車運(yùn)行狀態(tài)表</p><p>　　汽車尾燈控制電路設(shè)計(jì)總體框圖</p><p>　　各組成模塊實(shí)現(xiàn)的主要功能是通過開關(guān)控制從而實(shí)現(xiàn)汽車尾燈的點(diǎn)亮方式。汽車尾燈控制器有4個(gè)模塊組成，分別為：時(shí)鐘分頻模塊、汽車尾燈主控模塊，左邊燈控制模塊和右邊燈控制模塊。</p><p><b>　　選擇器件　</b></p>&l

6、t;p>　　1.裝有QuartusII軟件的計(jì)算機(jī)一臺(tái)。2.芯片：使用Altera公司生產(chǎn)的Cyclone系列芯片。3.EDA實(shí)驗(yàn)箱一個(gè)。4.下載接口是數(shù)字芯片的下載接口（JTAG）主要用于FPGA芯片的數(shù)據(jù)下載。5.時(shí)鐘源。Cyclone的性能特性 Cyclone器件的性能足以和業(yè)界最快的FPGA進(jìn)行競爭。Cyclone FPGA內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸

7、入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。FPGA的基本特點(diǎn)主要有： 1）采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。 3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。 4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 5) FPGA采用高速

8、CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。</p><p>　　具體器件:4個(gè)撥碼開關(guān)：SW1-SW4 VGA[3..0]設(shè)置為0001</p><p>　　EP1C12核心板左側(cè)6個(gè)紅色LED，L1-L8用導(dǎo)線分別連線到IO9-IO14</p><p>　　EP1C12核心板上的一個(gè)50MHZ的晶振OSC，其作為時(shí)鐘應(yīng)用</p>&l

9、t;p><b>　　7條導(dǎo)線</b></p><p><b>　　功能模塊</b></p><p><b>　　1.時(shí)鐘分頻模塊</b></p><p>　　時(shí)鐘分頻模塊的工作框圖</p><p>　　時(shí)鐘分頻模塊由VHDL程序來實(shí)現(xiàn)，下面是其中的一段VHDL代碼：<

10、;/p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_ARITH.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY

11、 clk_fp IS</p><p>　　PORT(CLK:IN STD_LOGIC;</p><p>　　CP:OUT STD_LOGIC);</p><p>　　END ENTITY ;</p><p>　　ARCHITECTURE ART OF clk_fp IS</p><p>　　SIGNAL COUNT:

12、STD_LOGIC_VECTOR(7 DOWNTO 0);</p><p><b>　　BEGIN</b></p><p>　　PROCESS(CLK)</p><p><b>　　BEGIN</b></p><p>　　IF CLK'EVENT AND CLK = '1'T

13、HEN</p><p>　　COUNT <= COUNT + 1;</p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　CP<= COUNT(3);</p><p><b>　　END ART；</b&g

14、t;</p><p><b>　　系統(tǒng)仿真與調(diào)試</b></p><p>　　分頻模塊由VHDL程序?qū)崿F(xiàn)后，其仿真圖如圖所示</p><p>　　對(duì)其仿真圖進(jìn)行仿真分析：如圖所示,首先生成一個(gè)600ns的時(shí)鐘脈沖，通過時(shí)鐘分頻把600ns的脈沖分成一個(gè)40ns的脈沖，實(shí)現(xiàn)了信號(hào)同步。</p><p>　　2.汽車尾燈主控

15、模塊</p><p><b>　　主控模塊工作框圖</b></p><p>　　汽車尾燈主控模塊由VHDL程序來實(shí)現(xiàn)，下面是其中的一段VHDL代碼：</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　U

16、SE IEEE.STD_LOGIC_ARITH.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY zhukong IS</p><p>　　PORT(LEFT,RIGHT,BAKE,NIGHT :IN STD_LOGIC;</p><p>　　LP,RP,LR,

17、BRAKE_LED,NIGHT_LED:OUT STD_LOGIC);</p><p>　　END ENTITY ;</p><p>　　ARCHITECTURE ART OF zhukong IS</p><p><b>　　BEGIN </b></p><p>　　NIGHT_LED<=NIGHT;</p

18、><p>　　BRAKE_LED<=BAKE;</p><p>　　PROCESS(LEFT,RIGHT)</p><p>　　VARIABLE TEMP:STD_LOGIC_VECTOR(1 DOWNTO 0);</p><p><b>　　BEGIN</b></p><p>　　TEMP:=

19、LEFT & RIGHT;</p><p>　　CASE TEMP IS</p><p>　　WHEN "00" =>LP<='0';RP<='0';LR<='0';</p><p>　　WHEN "01" =>LP<='0&#

20、39;;RP<='1';LR<='0';</p><p>　　WHEN "10" =>LP<='1';RP<='0';LR<='0';</p><p>　　WHEN OTHERS=>LP<='0';RP<='0&#

21、39;;LR<='1';</p><p><b>　　END CASE;</b></p><p>　　END PROCESS;</p><p><b>　　END ART;</b></p><p><b>　　系統(tǒng)仿真與調(diào)試</b></p>

22、<p>　　汽車尾燈主控模塊由VHDL程序?qū)崿F(xiàn)后，其仿真圖如圖所示</p><p>　　對(duì)時(shí)序仿真圖進(jìn)行分析：RIGHT，LEFT,NIGHT,BRAKE 為輸入信號(hào)，RIGHT為1表示右轉(zhuǎn)，LEFT為1表示左轉(zhuǎn)，NIGHT為1表示夜間行路，BRAKE為1表示剎車。RP,LP,NIGHT_LED,BRAKE_LED為輸出信號(hào)。如圖所示：當(dāng)RIGHT為1時(shí)，產(chǎn)生一個(gè)RP為1的信號(hào)脈沖輸出，當(dāng)LEFT為1時(shí)

23、，產(chǎn)生一個(gè)LP為1的信號(hào)脈沖輸出，當(dāng)NIGHT為1時(shí)，產(chǎn)生一個(gè)NIGHT_LED為1的信號(hào)脈沖輸出。當(dāng)BRAKE為1時(shí)，產(chǎn)生一個(gè)BRAKE_LED為1的信號(hào)脈沖輸出。</p><p><b>　　左邊燈控制模塊 </b></p><p>　　左邊燈控制模塊的工作框圖</p><p>　　左邊燈控制模塊由VHDL程序來實(shí)現(xiàn)，下面是其中的一段VHD

24、L代碼：</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_ARITH.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　

25、　ENTITY leftkong IS</p><p>　　PORT(CLK,LP, LR,BRAKE,NIGHT:IN STD_LOGIC;</p><p>　　LEDL,LEDB,LEDN:OUT STD_LOGIC);</p><p>　　END ENTITY ;</p><p>　　ARCHITECTURE ART OF leftk

26、ong IS</p><p><b>　　BEGIN </b></p><p>　　LEDB<=BRAKE;</p><p>　　LEDN<=NIGHT;</p><p>　　PROCESS(CLK,LP,LR)</p><p><b>　　BEGIN</b>&l

27、t;/p><p>　　IF CLK'EVENT AND CLK = '1' THEN</p><p>　　IF(LR ='0')THEN</p><p>　　IF(LP = '0')THEN</p><p>　　LEDL<='0';</p><p&g

28、t;<b>　　ELSE</b></p><p>　　LEDL<='1';</p><p><b>　　END IF;</b></p><p><b>　　ELSE</b></p><p>　　LEDL <='0';</p>

29、;<p><b>　　END IF; </b></p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p><b>　　END ART;</b></p><p><b>　　系統(tǒng)仿真與調(diào)試</b

30、></p><p>　　左邊燈控制模塊由VHDL程序?qū)崿F(xiàn)后，其仿真圖如下圖所示</p><p>　　對(duì)時(shí)序仿真圖進(jìn)行分析：LP，LR,NIGHT,BRAKE 為輸入信號(hào)，LP為1表示左轉(zhuǎn)，LR為1表示右轉(zhuǎn)，NIGHT為1表示夜間行路，BRAKE為1表示剎車。LEDL,LEDB,LEDN為輸出信號(hào),表示汽車左側(cè)的三盞燈。如圖所示：當(dāng)LP為1時(shí)，LEDL輸出為1表示左側(cè)燈亮，當(dāng)BRAKE

31、為1時(shí)，LEDB輸出為1表示左側(cè)燈亮，當(dāng)NIGHT為1時(shí)，LEDN輸出為1表示左側(cè)燈亮。當(dāng)LR為1時(shí)，左側(cè)三盞燈輸出均為0。即沒有燈亮。</p><p><b>　　右邊燈控制模塊</b></p><p>　　右邊燈控制模塊的工作框圖</p><p>　　右邊燈控制模塊由VHDL程序來實(shí)現(xiàn)，下面是其中的一段VHDL代碼：</p>

32、<p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_ARITH.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY rightko

33、ng IS</p><p>　　PORT(CLK,RP, LR,BRAKE,NIGHT:IN STD_LOGIC;</p><p>　　LEDR,LEDB,LEDN:OUT STD_LOGIC);</p><p>　　END ENTITY ;</p><p>　　ARCHITECTURE ART OF rightkong IS</p&g

34、t;<p><b>　　BEGIN </b></p><p>　　LEDB<=BRAKE;</p><p>　　LEDN<=NIGHT;</p><p>　　PROCESS(CLK,RP,LR)</p><p><b>　　BEGIN</b></p><

35、p>　　IF CLK'EVENT AND CLK = '1' THEN</p><p>　　IF(LR = '0')THEN</p><p>　　IF(RP = '0')THEN</p><p>　　LEDR <='0';</p><p><b>　

36、　ELSE</b></p><p>　　LEDR <= '1';</p><p><b>　　END IF;</b></p><p><b>　　ELSE</b></p><p>　　LEDR <='0';</p><p&g

37、t;<b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p><b>　　END ART;</b></p><p><b>　　系統(tǒng)仿真與調(diào)試</b></p&

38、gt;<p>　　右邊燈控制模塊由VHDL程序?qū)崿F(xiàn)后，其仿真圖如圖所示</p><p>　　對(duì)時(shí)序仿真圖進(jìn)行分析：RP，LR,NIGHT,BRAKE 為輸入信號(hào)，LR為1表示左轉(zhuǎn)，RP為1表示右轉(zhuǎn)，NIGHT為1表示夜間行路，BRAKE為1表示剎車。LEDR,LEDB,LEDN為輸出信號(hào),表示汽車右側(cè)的三盞燈。如圖所示：當(dāng)RP為1時(shí)，LEDR輸出為1表示右側(cè)燈亮，當(dāng)BRAKE為1時(shí)，LEDB輸出為1

39、表示右側(cè)燈亮，當(dāng)NIGHT為1時(shí)，LEDN輸出為1表示右側(cè)燈亮。當(dāng)LR為1時(shí)，右側(cè)三盞燈輸出均為0。即沒有燈亮。 </p><p><b>　　總體設(shè)計(jì)電路圖 </b></p><p>　　1.總體設(shè)計(jì)電路原理圖</p><p><b>　　詳細(xì)分析</b></p><p>　　當(dāng)汽車正常行駛時(shí)所有

40、指示燈都不亮；當(dāng)汽車向右轉(zhuǎn)彎時(shí)，汽車右側(cè)的指示燈RD1亮；當(dāng)汽車向左側(cè)轉(zhuǎn)彎時(shí)，汽車左側(cè)的指示燈LD1亮；當(dāng)汽車剎車時(shí)，汽車右側(cè)的指示燈RD2和汽車左側(cè)的指示燈LD2同時(shí)亮；當(dāng)汽車在夜間行駛時(shí)，汽車右側(cè)的指示燈RD3和汽車左側(cè)的指示燈LD3同時(shí)一直亮。通過設(shè)置系統(tǒng)的輸入信號(hào)：系統(tǒng)時(shí)鐘信號(hào)CLK，汽車左轉(zhuǎn)彎控制信號(hào)LEFT，汽車右轉(zhuǎn)彎控制信號(hào)RIGHT，剎車信號(hào)BRAKE，夜間行駛信號(hào)NIGHT和系統(tǒng)的輸出信號(hào)：汽車左側(cè)3盞指示燈LD1、L

41、D2、LD3和汽車右側(cè)3盞指示燈RD1、RD2、RD3實(shí)現(xiàn)以上功能。</p><p><b>　　管腳分配圖</b></p><p><b>　　硬件驗(yàn)證情況</b></p><p><b>　　第一個(gè)圖為左燈亮</b></p><p><b>　　第二個(gè)圖為右燈亮&

42、lt;/b></p><p><b>　　第三個(gè)圖為剎車燈亮</b></p><p><b>　　總結(jié)</b></p><p>　　通過兩星期的緊張工作，最后完成了我的設(shè)計(jì)任務(wù)——汽車尾燈控制器的設(shè)計(jì)。通過本次課程設(shè)計(jì)的學(xué)習(xí)，我深深的體會(huì)到設(shè)計(jì)課的重要性和目的性。本次設(shè)計(jì)課不僅僅培養(yǎng)了我們實(shí)際操作能力，也培養(yǎng)了我們靈

43、活運(yùn)用課本知識(shí)，理論聯(lián)系實(shí)際，獨(dú)立自主的進(jìn)行設(shè)計(jì)的能力。它不僅僅是一個(gè)學(xué)習(xí)新知識(shí)新方法的好機(jī)會(huì)，同時(shí)也是對(duì)我所學(xué)知識(shí)的一次綜合的檢驗(yàn)和復(fù)習(xí)，使我明白了自己的缺陷所在，從而查漏補(bǔ)缺。希望學(xué)校以后多安排一些類似的實(shí)踐環(huán)節(jié)，讓同學(xué)們學(xué)以致用。</p><p>　　在設(shè)計(jì)中要求我要有耐心和毅力，還要細(xì)心，稍有不慎，一個(gè)小小的錯(cuò)誤就會(huì)導(dǎo)致結(jié)果的不正確，而對(duì)錯(cuò)誤的檢查要求我要有足夠的耐心，通過這次設(shè)計(jì)和設(shè)計(jì)中遇到的問題，也積

44、累了一定的經(jīng)驗(yàn)，對(duì)以后從事集成電路設(shè)計(jì)工作會(huì)有一定的幫助。在應(yīng)用VHDL的過程中讓我真正領(lǐng)會(huì)到了其并行運(yùn)行與其他軟件順序執(zhí)行的差別及其在電路設(shè)計(jì)上的優(yōu)越性。用VHDL硬件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用EDA軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開發(fā)成本，這種設(shè)計(jì)方法必將在未來的數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來越重要的作用。</p><p><b>　　參考文獻(xiàn)<

45、;/b></p><p>　　[1] 王愛英.計(jì)算機(jī)組成與結(jié)構(gòu).北京:清華大學(xué)出版社,2001.2， </p><p>　　[2]黃仁欣.EDA技術(shù)實(shí)用教程.北京:清華大學(xué)出版社,2006</p><p>　　[3] 曹昕燕，周鳳臣，聶春燕.EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì).北京:清華大學(xué)出版社,2006.5</p><p>　　[4] 楊亦