集成電路自動(dòng)測(cè)試方法及可測(cè)性設(shè)計(jì)研究.pdf

1、集成電路技術(shù)(IC，Integrated Circuit)發(fā)展迅速，己成為現(xiàn)代新興工業(yè)的主流。而技術(shù)的進(jìn)步使得原本僅可以容納十幾個(gè)晶體管左右的技術(shù)(SSI，小型集成電路)，現(xiàn)在已經(jīng)發(fā)展到在同一顆IC中可以容納數(shù)十萬(wàn)個(gè)晶體管了，就是現(xiàn)今最流行的VLSI(超大規(guī)模集成電路)技術(shù)。如此快速進(jìn)步的技術(shù)讓我們得以將復(fù)雜的系統(tǒng)整合在同一個(gè)芯片之中(system On a Chip，SOC)，因而ASIC(特定用途的集成電路)的觀念也逐漸烙印在每個(gè)集

2、成電路設(shè)計(jì)工程師的心中，所以不管工業(yè)界或是學(xué)術(shù)界，自行設(shè)計(jì)IC己成為電子、電機(jī)，甚至是信息領(lǐng)域的一個(gè)方向。 隨著電路復(fù)雜程度的提高和尺寸的日益縮小，測(cè)試已成為迫切需要解決的問題，特別是進(jìn)入深亞微米以及超高集成度的發(fā)展階段以來(lái)，通過集成各種IP核，系統(tǒng)級(jí)芯片(SOC)的功能更加強(qiáng)大，同時(shí)也帶來(lái)了一系列的設(shè)計(jì)和測(cè)試問題。測(cè)試是VLSI設(shè)計(jì)中費(fèi)用最高、難度最大的一個(gè)環(huán)節(jié)。據(jù)報(bào)道，隨著VLSI集成度的提高，測(cè)試費(fèi)用可占到芯片制造成本的5

3、0％以上。隨著技術(shù)的快速發(fā)展和市場(chǎng)競(jìng)爭(zhēng)的加劇，產(chǎn)品市場(chǎng)壽命相對(duì)于開發(fā)周期變得愈來(lái)愈短，測(cè)試對(duì)產(chǎn)品的上市時(shí)間、開發(fā)周期將會(huì)有越來(lái)越大的影響。 測(cè)試已成為制約VLSI特別是SOC設(shè)計(jì)和應(yīng)用的一個(gè)關(guān)鍵因素。SOC的核心問題是核復(fù)用帶來(lái)的核測(cè)試復(fù)用問題。SOC可以采用IP模塊設(shè)計(jì)，但目前各方提供的嵌入式核的可測(cè)性設(shè)計(jì)缺乏統(tǒng)一標(biāo)準(zhǔn)，核集成時(shí)難以自動(dòng)檢測(cè)每一個(gè)核的可測(cè)性，所以必須對(duì)復(fù)用核進(jìn)行測(cè)試設(shè)計(jì)，而核復(fù)用的測(cè)試設(shè)計(jì)費(fèi)用大約要占總設(shè)計(jì)成本

4、的1/3以上。 傳統(tǒng)的模擬、驗(yàn)證和測(cè)試方法已難以全面驗(yàn)證VLSI電路設(shè)計(jì)和制造的正確性，需要有新的思想方法，即在設(shè)計(jì)一開始就考慮測(cè)試問題，在設(shè)計(jì)前端就解決棘手的測(cè)試問題。 本文系統(tǒng)地介紹集成電路測(cè)試領(lǐng)域的基本概念、基本理論和測(cè)試方法。本文主要內(nèi)容為Freescale微處理器的介紹，數(shù)字集成電路的測(cè)試?yán)碚摷胺椒?，嵌入式存?chǔ)器的測(cè)試方法，電路測(cè)試和分析(將測(cè)試活動(dòng)中的不同過程和不同方式，諸如驗(yàn)證、模擬、仿真和測(cè)試施加等都納入