基于FPGA的雙核優(yōu)卡的I-O通道設(shè)計(jì)與接入機(jī)制研究.pdf

1、本文對(duì)基于FPGA的雙核優(yōu)卡的I/O通道設(shè)計(jì)與接入機(jī)制進(jìn)行了闡述。雙核優(yōu)卡是一種具有新型安全體系結(jié)構(gòu)的智能卡，能夠存儲(chǔ)多個(gè)COS及其應(yīng)用。它采用完全隔離的思想實(shí)現(xiàn)COS間的存儲(chǔ)安全和訪問安全。I/O通道是雙核優(yōu)卡與終端進(jìn)行串行數(shù)據(jù)傳輸?shù)那馈Ｋ臄?shù)據(jù)傳輸功能根據(jù)模塊分層理論可以分成物理層、數(shù)據(jù)鏈路層和應(yīng)用層。物理層和數(shù)據(jù)鏈路層的功能由串行通信接口實(shí)現(xiàn)，8051微控制器核實(shí)現(xiàn)應(yīng)用層協(xié)議處理。串行通信接口使用內(nèi)部時(shí)鐘源，并使用兩個(gè)I/O口，

2、它由波特率發(fā)生器、發(fā)送模塊、接收模塊和FIFO模塊構(gòu)成。波特率發(fā)生器可以產(chǎn)生16倍波特率時(shí)鐘以供接收模塊對(duì)接收的數(shù)據(jù)進(jìn)行抽樣判決。發(fā)送模塊在內(nèi)部有限狀態(tài)機(jī)的控制下將并行數(shù)據(jù)串行發(fā)出，并在發(fā)送數(shù)據(jù)的兩端添加起始位、校驗(yàn)位和停止位。接收模塊在內(nèi)部有限狀態(tài)機(jī)的控制下能夠從串行輸入的比特流中檢測(cè)到一個(gè)字符幀的開始和結(jié)束，并提取8bits數(shù)據(jù)以并行方式輸出。串行通信接口在數(shù)據(jù)傳輸完成后，會(huì)向微控制器核發(fā)出中斷請(qǐng)求。FIFO模塊降低了中斷請(qǐng)求的頻率