一種高性能乘法器的設計與研究——43位浮點乘法器的設計與研究.pdf

1、數(shù)字信號處理中需要頻繁進行大數(shù)據(jù)量的乘法運算。乘法器作為數(shù)字信號處理器的重要部件，它的速度直接決定了整個處理器的性能。而浮點乘法的使用頻率在浮點運算中占有相當大的比重。IEEE754-1985浮點運算標準是被廣泛采用的標準。本文全定制設計了一個符合此標準的43位浮點乘法器。首先介紹了二進制數(shù)以及IEEE浮點數(shù)的表示，然后介紹了常用的產(chǎn)生部分積的算法和電路、壓縮部分積的4:2壓縮器、幾種典型的壓縮部分積的拓撲結構，以及多位加法器和乘法器。

2、隨后提出了自己的乘法器設計架構，設計了一個30管的編碼電路和傳輸門結構的部分積產(chǎn)生電路以及一種界于Wallace樹和重復陣列之間的折中壓縮結構。在晶體管級對4:2壓縮器進行了優(yōu)化，提出了一種新穎的60位高速進位傳播加法器，構造了一個64位靜態(tài)移位電路，使得尾數(shù)的舍入位置明確。此外設計了一種先進的指數(shù)求和調整，尾數(shù)規(guī)格化舍入方案，支持4種舍入模式，各路信號可以并行計算，使得該部分的運算速度加快。所設計的乘法器電路門數(shù)為4705，在Cade