通用CPU架構(gòu)的8051指令集嵌入式微處理器設(shè)計與驗證.pdf_第1頁
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文檔簡介

1、首先，介紹本課題所設(shè)計的微處理器的研究背景及技術(shù)路線，即保持對經(jīng)典8051指令集后向兼容的前提下，通過重新進(jìn)行微體系結(jié)構(gòu)設(shè)計為突破口來提高系統(tǒng)性能。然后，介紹指令流水線的結(jié)構(gòu)設(shè)計，包括兩路超標(biāo)量結(jié)構(gòu)，分支預(yù)測以及動態(tài)執(zhí)行。隨后，闡述整數(shù)運(yùn)算單元,邏輯和位尋址運(yùn)算單元,訪存部件和分支部件的設(shè)計。接著，闡明基于分頁虛擬地址的存儲管理部件的設(shè)計,并給出驗證方法及性能評測。本課題設(shè)計的嵌入式微處理器經(jīng)歷如下階段：完成設(shè)計及驗證策略文檔，編寫 R

2、TL代碼，代碼檢查，RTL仿真，F(xiàn)PGA驗證，最后進(jìn)行門級仿真。文中給出了設(shè)計 BUG收斂的累計過程，顯示本課題所設(shè)計的微處理器的設(shè)計驗證中設(shè)計 BUG收斂迅速，在 RTL仿真前已排除大部分嚴(yán)重錯誤，F(xiàn)PGA驗證前已排除全部嚴(yán)重 BUG和99％其它 BUG。最后使用富士通微電子90nm工藝一次流片成功并成功量產(chǎn)。測試表明，在相同工作時鐘頻率下，運(yùn)行成熟商用系統(tǒng)軟件的效率可達(dá)經(jīng)典8051的30倍以上，最高指令吞吐率每時鐘周期兩條指令,說明

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