基于SDSOC的卷積神經(jīng)網(wǎng)絡(luò)算法實(shí)現(xiàn).pdf

1、卷積神經(jīng)網(wǎng)絡(luò)(Convolutional Neural Network，CNN)是深度學(xué)習(xí)的一個(gè)分支，這種網(wǎng)絡(luò)擅長(zhǎng)圖像的解析與識(shí)別。它使用了其獨(dú)特的網(wǎng)絡(luò)結(jié)構(gòu)，改善了傳統(tǒng)的算法對(duì)大批量圖像處理識(shí)別結(jié)果，運(yùn)用其權(quán)值共享、子采樣等技術(shù)，有效地解決了圖像形變和位移等非線性特征提取和識(shí)別的問(wèn)題。鑒于圖像卷積計(jì)算的特性，海量以及重復(fù)的乘加運(yùn)算需要極大的運(yùn)算資源和大規(guī)模帶寬存儲(chǔ)資源。近年來(lái)，隨著人工智能的發(fā)展熱潮，為深度神經(jīng)網(wǎng)絡(luò)尋找和設(shè)計(jì)性能和效率更

2、適合的引擎逐漸隨之成為了一個(gè)熱點(diǎn)。由此，本文從卷積神經(jīng)網(wǎng)絡(luò)的模型特點(diǎn)出發(fā)，結(jié)合了FPGA硬件的優(yōu)勢(shì)，從軟件算法和硬件資源兩個(gè)層次重新分析模型的并行性，設(shè)計(jì)了一種基于FPGA的卷積網(wǎng)絡(luò)加速引擎。
　　首先為了提高卷積網(wǎng)絡(luò)的處理速度，本文提出了一種將卷積核循環(huán)映射到實(shí)際電路中的整體加速方案。因FPGA片上資源限制，全并行CNN網(wǎng)絡(luò)無(wú)法實(shí)現(xiàn)，只能將部分功能移植到FPGA中加速計(jì)算。在后面的實(shí)驗(yàn)部分著重比較了在資源約束的情況下不同方案的計(jì)

3、算結(jié)構(gòu)帶來(lái)的性能差異，實(shí)現(xiàn)了最大化加速計(jì)算，提升計(jì)算數(shù)據(jù)吞吐率，降低無(wú)效數(shù)據(jù)搬運(yùn)帶來(lái)的效能損耗。其次針對(duì)以往嵌入式FPGA異構(gòu)架構(gòu)開(kāi)發(fā)過(guò)程慢的過(guò)程進(jìn)行體驗(yàn)與改進(jìn)，基于最新的SDSoC全系統(tǒng)優(yōu)化編譯器，設(shè)計(jì)了卷積神經(jīng)網(wǎng)絡(luò)C++代碼，加快整體開(kāi)發(fā)周期。
　　在實(shí)驗(yàn)驗(yàn)證環(huán)節(jié)，提出了一種基于Xilinx的Zedboard平臺(tái)簡(jiǎn)單有效地網(wǎng)絡(luò)模型Lenet-5模型。在針對(duì)MINST數(shù)據(jù)集的測(cè)試中，達(dá)到了相對(duì)于單純CPU平臺(tái)比較好的加速效果。通