一種lut函數(shù)運(yùn)算單元的fpga實現(xiàn)方法

1、<p>　　一種LUT函數(shù)運(yùn)算單元的FPGA實現(xiàn)方法 </p><p>　　2007-09-17 19:52:04  作者：不詳  來源：互聯(lián)網(wǎng)  瀏覽次數(shù)：610  文字大?。骸敬蟆俊局小俊拘　?lt;/p><p>　　摘要: 提出一種應(yīng)用于數(shù)字信號處理的函數(shù)單元FPGA實現(xiàn)方法。該方法基于查找表的思想

2、，利用Simulink中的Xilinx工具箱實現(xiàn)建模仿真，自動生成Verilog代碼并利用ISE開發(fā)工具綜合布線，最后通過在線下載到FPGA開發(fā)板上驗證了該設(shè)計。</p><p>　　關(guān)鍵詞：查找表  Simulink  FPGA</p><p><b>　　引言:</b></p><p>　　在數(shù)字信號處理器的硬件實現(xiàn)過程

3、中，函數(shù)運(yùn)算單元是一個很常用的組件，也是硬件設(shè)計上比較繁瑣的一個組件。本文提出了一種基于Matlab開發(fā)工具System Generator for DSP的實現(xiàn)方法[1]，運(yùn)用查找表(LUT)的思想，比較簡單地實現(xiàn)了函數(shù)運(yùn)算 的基本功能，并能根據(jù)實際需要調(diào)整運(yùn)算精度。通過軟件仿真和將自動生成代碼下載到FPGA開發(fā)板上驗證了該設(shè)計的正確性。</p><p>　　一、基于System Generator for D

4、SP的FPGA設(shè)計方法簡介</p><p>　　在最近的幾年里，F(xiàn)PGA已經(jīng)成為數(shù)字處理系統(tǒng)的核心器件，尤其在數(shù)字通信、網(wǎng)絡(luò)、視頻和圖像等應(yīng)用領(lǐng)域。為了加速在通信和多媒體領(lǐng)域等數(shù)字信號處理領(lǐng)域的創(chuàng)新和研發(fā)，Mathworks公司和Xilinx公司合作開發(fā)了基于Simulink的FPGA實現(xiàn)工具System Generator for DSP，通過這一工具，Mathworks公司向用戶提供了一個無縫的自上而下的FP

5、GA解決方案[2]。用戶可以：</p><p>　　用Similink開發(fā)DSP; </p><p>　　用System Generator for DSP自動將Simulink模型轉(zhuǎn)成面向Xilinx FPGA的VHDL/Verilog代碼； </p><p>　　使用Xilinx公司提供的IP核。</p><p>　　在DSP設(shè)計開始時對

6、需要的操作進(jìn)行數(shù)字描述，然后得出算法的硬件實現(xiàn)。一般來說System Generator設(shè)計的流程包括以下幾個步驟[3]：</p><p>　　1) 用數(shù)學(xué)語言來描述算法；</p><p>　　2) 在設(shè)計環(huán)境中實現(xiàn)算法，開始時使用雙精度；</p><p>　　3) 把雙精度算法轉(zhuǎn)換成定點算法；</p><p>

7、　　4) 把設(shè)計轉(zhuǎn)換成有效的硬件。 </p><p>　　二、LUT單元的建模和仿真</p><p>　　本文以DVB-S2標(biāo)準(zhǔn)LDPC碼譯碼器中的LUT單元為例進(jìn)行說明。其中要實現(xiàn)的函數(shù)形式為</p><p><b>　?。?）</b></p><p>　　關(guān)鍵是查找表數(shù)據(jù)存儲與地址建立的問題，在Xilinx

8、 Blockset提供的模塊中[4]有一個ROM模塊可以實現(xiàn)相應(yīng)的功能并且十分方便可靠。該模塊的屬性設(shè)置對話框如圖1所示，其中Depth用于設(shè)置該ROM存儲數(shù)量，應(yīng)為 個。這里設(shè)為4096。初始向量用于初始化ROM，它可以通過數(shù)學(xué)公式來實現(xiàn)，這一步是關(guān)鍵，函數(shù)為式（1）所示，同時自變量的范圍和步長也應(yīng)指出，這里取從0到6的4000個值，因為超過6后 的值可以忽略不計。4000以后的96個存儲單元會自動填0。在接下來的兩個框中設(shè)置定點數(shù)的

9、精度。</p><p>　　圖1 ROM模塊參數(shù)設(shè)置圖</p><p>　　最后整個系統(tǒng)的建模如圖2所示。對System Generator模塊的參數(shù)設(shè)置如圖所示，需要注意的是器件的選擇以及綜合工具、生成項目的硬件描述語言的選擇，另外開發(fā)板的晶振時鐘頻率和時鐘引腳位置也必須設(shè)置正確。</p><p>　　圖2 LUT功能單元的Simulink模型</p>

10、<p>　　圖3 System Generator 模塊參數(shù)設(shè)置圖</p><p>　　設(shè)置完成后點擊Generate自動生成Verilog文件及相關(guān)的約束文件，工程文件等等。接下來打開產(chǎn)生的ISE工程文件，在ISE環(huán)境下設(shè)置約束條件，包括時間約束和管腳定義，完成之后進(jìn)行綜合布線、仿真。資源使用情況報告如下所示：</p><p>　　Number of External GC

11、LKIOBs         1 out of 4      25%</p><p>　　Number of External IOBs            24 out o

12、f 140    17%</p><p>　　Number of LOCed External IOBs   24 out of 24    100%</p><p>　　Number of BLOCKRAMs        

13、60;        7 out of 10     70%</p><p>　　Number of GCLKs                &

14、#160;    1 out of 4      25%</p><p><b>　　時延總結(jié)報告為：</b></p><p>　　The AVERAGE CONNECTION DELAY for this design is:    2.060ns</

15、p><p>　　The MAXIMUM PIN DELAY is                         7.147ns </p><p>　　Th

16、e AVERAGE CONNECTION DELAY on the 10 WORST NETS is:   5.570ns</p><p>　　LUT單元在xc2s100中的物理分配如圖4所示：</p><p>　　圖4 LUT單元在xc2s100中的物理分配（Fpga Editor Viwer）</p><p>　　三、FPGA在線下載與測試&

17、lt;/p><p>　　通過下載線下載到開發(fā)板的JTAG口上對FPGA芯片進(jìn)行配置，為了驗證改單元的功能，我們在10個輸入端口gateway_in(9)~gateway_in(0) 接入不同的電平，實現(xiàn)0.5，1，2三個定點數(shù)的輸入，然后用邏輯分析儀觀測輸出信號的電平，得到的信號圖分別如圖5(a)、(b)、(c)所示。輸出的電平表示一個14位的定點數(shù)，小數(shù)點在第4位之后，由此不難換算得到輸出值大小。與理論值的比較結(jié)果

18、如表5.5所示。</p><p>　　(a) 輸入為0.5</p><p><b>　　(b)輸入為1.0</b></p><p><b>　　(c)輸入為2.0</b></p><p>　　圖5 輸出信號圖（邏輯分析儀觀察）</p><p>　　表1 LUT單元軟硬件計算結(jié)

19、果比較</p><p><b>　　四、結(jié)論</b></p><p>　　本文創(chuàng)新之處在于巧妙利用Xilinx DSP工具箱中的ROM模塊可用函數(shù)初始化的特點實現(xiàn)了一個查找表單元，結(jié)果表明該設(shè)計成功實現(xiàn)了 函數(shù)的運(yùn)算功能，誤差控制在1％以內(nèi)。本設(shè)計可應(yīng)用于任意函數(shù)運(yùn)算單元的FPGA實現(xiàn)，并且有簡單可靠的優(yōu)點，對信號處理的硬件實現(xiàn)具有一定的參考價值。</p>